KR20190077571A - 화합물 반도체 기판의 제조방법 및 화합물 반도체 기판 - Google Patents

화합물 반도체 기판의 제조방법 및 화합물 반도체 기판 Download PDF

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히로키 스즈키
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Abstract

화합물 반도체 기판의 제조방법은, Si(규소) 기판 위에 SiC(탄화규소)층을 형성하는 공정과, SiC층 위에, 12nm 이상 100nm 이하의 두께를 갖는 LT(Low Temperature)-AlN(질화알루미늄)층을 700℃ 이상 1,000℃ 이하에서 형성하는 공정과, LT-AlN층을 형성할 때의 온도보다도 높은 온도에서, LT-AlN층 위에 HT(High Temperature)-AlN층을 형성하는 공정과, HT-AlN층 위에 Al(알루미늄) 질화물 반도체층을 형성하는 공정과, Al 질화물 반도체층 위에 GaN(질화갈륨)층을 형성하는 공정과, GaN층 위에 Al 질화물 반도체층을 형성하는 공정을 구비한다.

Description

화합물 반도체 기판의 제조방법 및 화합물 반도체 기판
본 발명은, 화합물 반도체 기판의 제조방법 및 화합물 반도체 기판에 관한 것이고, 보다 특정적으로는, SiC(탄화규소)층을 구비한 화합물 반도체 기판에 관한 것이다.
GaN(질화갈륨)은, Si(규소)에 비해 밴드 갭이 크고, 절연 파괴 전계 강도가 높은 와이드 밴드 갭 반도체 재료로서 알려져 있다. GaN은, 다른 와이드 밴드 갭 반도체 재료와 비교해도 높은 내절연 파괴성을 가지므로, 차세대 저손실 파워 디바이스에 대한의 적용이 기대되고 있다.
GaN을 사용한 반도체 디바이스의 스타트 기판(하지 기판(下地基板))에 Si 기판을 사용한 경우, GaN과 Si 사이의 격자 상수 및 열팽창 계수의 큰 차에 기인하여, 기판에 휨이 발생하거나, GaN층 내에 크랙이 발생하거나 하는 현상이 일어나기 쉬워진다.
하기 특허문헌 1 내지 5 등에는, 기판의 휨이나 GaN층 내로의 크랙의 발생의 대책으로서, GaN층을 형성하기 위한 버퍼층으로서 SiC(탄화규소)층 또는 AlN(질화알루미늄)층을 사용하는 방법이 제안되어 있다.
하기 특허문헌 1에는, Si 기판과, Si 기판 위에 형성된 3C-SiC층과, 교호하여 형성된 복수의 AlN층 및 GaN층을 구비한 반도체 기판이 개시되어 있다. 제1 공정에서의 AlN층의 성막 온도는, GaN층의 성막 온도(900 내지 1,200℃)보다도 높으며, 1,000 내지 1,300℃이다. 제2 공정에서의 AlN층의 형성 온도는, GaN층의 성막 온도보다도 낮고, 800 내지 1,200℃이다.
하기 특허문헌 2에는, SiC로 이루어진 반도체 기판의 주면에 1,090℃의 온도에서 AlN으로 이루어진 버퍼층을 형성하고, 버퍼층의 위에 800℃의 온도에서 AlGaInN(질화알루미늄갈륨인듐)으로 이루어진 단결정층을 형성하는 기술이 개시되어 있다.
하기 특허문헌 3에는, Si 기판 위에 SiC층을 형성하고, SiC층 위에 600℃의 기판 온도에서 AlN 완충층을 형성하고, AlN 완충층 위에 1,040℃의 기판 온도에서 GaN층을 형성하는 기술이 개시되어 있다.
하기 특허문헌 4에는, Si나 SiC 등으로 이루어진 기판 위에, 버퍼층과, 중간층과, 전자 주행층과, 전자 공급층을 순서대로 형성하는 기술이 개시되어 있다. 버퍼층은, AlN층과 AlzGa1 - zN(0≤z≤1)층이 이러한 순서로 적층된 초기 버퍼층과, 초기 버퍼층 위에 형성되는 주기 퇴적층으로 이루어져 있다.
또한 하기 특허문헌 5에는, 실리콘 기판 위에 AlN으로 이루어진 제1 및 제2 핵 생성층을 형성하고, 제2 핵 생성층 위에 AlGaN으로 이루어진 버퍼층을 형성하고, 버퍼층 위에 GaN층을 형성하고, GaN층 위에 AlGaN층을 형성하는 기술이 개시되어 있다. 제1 및 제2 핵 생성층 각각은, 동일한 성막 온도에서, 서로 상이한 원료 가스의 비율로 형성된다.
일본 공개특허공보 특개2013-179121호 일본 공개특허공보 특개평10-75018호(일본 특허공보 제2999435호) 일본 특허공보 특공평08-31419호 일본 공개특허공보 특개2013-08938호(일본 특허공보 제5788296호) 일본 공개특허공보 특개2013-201398호
GaN층을 HEMT(High Electron Mobility Transistor) 등의 파워 디바이스로서 사용하는 경우, GaN층에는 세로 방향(GaN층의 주면에 수직인 방향)의 높은 내전압이 요구되는 동시에, 전류 콜랩스의 저감이 요구된다. 전류 콜랩스는, 디바이스의 전극에 고전압을 인가했을 때에 전자가 채널 근방의 결함에 트랩됨으로써 온 저항이 증가하는 현상이다.
GaN층의 세로 방향 내전압을 향상시키는 방법의 하나로, GaN층에 C(탄소) 등을 도핑하는 방법이 있다. 그러나, GaN에 C 등이 도핑되면, GaN층 중에 결함이 증가한다. 이에 의해, 전자가 트랩되는 사이트가 증가하고, 전류 콜랩스가 악화된다. 이와 같이, 종래의 기술에서는, GaN의 세로 방향 내전압의 향상과, 전류 콜랩스의 저감을 양립할 수 없어, 원하는 품질을 얻을 수 없었다.
본 발명은, 상기 과제를 해결하기 위한 것으로, 그 목적은, 원하는 품질을 갖는 화합물 반도체 기판의 제조방법 및 화합물 반도체 기판을 제공하는 것이다.
본 발명의 일국면에 따른 화합물 반도체 기판의 제조방법은, Si 기판 위에 SiC층을 형성하는 공정과, 상기 SiC층 위에, 12nm 이상 100nm 이하의 두께를 갖는 제1 AlN층을 700℃ 이상 1,000℃ 이하에서 형성하는 공정과, 상기 제1 AlN층을 형성할 때의 온도보다도 높은 온도에서, 제1 AlN층 위에 제2 AlN층을 형성하는 공정과, 상기 제2 AlN층 위에, Al을 포함하는 제1 질화물 반도체층을 형성하는 공정과, 상기 제1 질화물 반도체층 위에 GaN층을 형성하는 공정과, 상기 GaN층 위에, Al을 포함하는 제2 질화물 반도체층을 형성하는 공정을 구비한다.
상기 제조방법에 있어서 바람직하게는, 상기 제1 AlN층을 형성하는 공정에서, 800℃ 이상 900℃ 이하의 온도에서 제1 AlN층을 형성한다.
상기 제조방법에 있어서 바람직하게는, 상기 제2 AlN층을 형성하는 공정에서, 1,000℃ 이상 1,500℃ 이하의 온도에서 제2 AlN층을 형성한다.
상기 제조방법에 있어서 바람직하게는, 상기 제2 AlN층을 형성하는 공정에서, 50nm 이상 1,000nm 이하의 두께로 제2 AlN층을 형성한다.
본 발명의 다른 국면에 따른 화합물 반도체 기판은, Si 기판과, 상기 Si 기판 위에 형성된 SiC층과, 상기 SiC층 위에 형성된 AlN층과, 상기 AlN층 위에 형성된, Al을 포함하는 제1 질화물 반도체층과, 상기 제1 질화물 반도체층 위에 형성된 GaN층과, 상기 GaN층 위에 형성된, Al을 포함하는 제2 질화물 반도체층을 구비하고, 상기 제2 질화물 반도체층 위에 제2 질화물 반도체층과 접촉하게 설치된 제1 전극과, 상기 제2 질화물 반도체층 위에 제2 질화물 반도체층과 접촉하게 설치된 제2 전극으로서, 상기 제1 전극을 둘러싸도록 설치된 제2 전극의 사이에 -30V의 전압을 60초간 인가한 후, 상기 전압의 인가를 정지하는 경우, 상기 전압의 인가를 정지하고 나서, 상기 전압의 인가 전의 정전 용량에 대한 상기 전압의 인가 후의 정전 용량의 비율이 0.9 이상으로 회복될 때까지의 시간은, 전압을 인가한 시간 이내이다.
본 발명에 의하면, 원하는 품질을 갖는 화합물 반도체 기판의 제조방법 및 화합물 반도체 기판을 제공할 수 있다.
[도 1] 본 발명의 일 실시형태에서의 화합물 반도체 기판(CS)의 구성을 도시하는 단면도이다.
[도 2] 본 발명의 일 실시형태에서 얻어지는 효과를 설명하는 도면이다.
[도 3] 본 발명의 제1 실시예에서의 시료 1 내지 시료 6에 공통되는 구성인 화합물 반도체 기판(CS1)의 구성을 도시하는 단면도이다.
[도 4] 본 발명의 제1 실시예에서의 시료 1 내지 시료 6 각각의 제작 조건과, 계측된 세로 방향 내전압의 관계를 나타내는 테이블이다.
[도 5] 본 발명의 제1 실시예에서의 세로 방향 내전압의 계측 방법을 도시하는 단면도이다.
[도 6] 본 발명의 제2 실시예에서의 시료 11 내지 시료 15 각각의 제작 조건과, 계측된 세로 방향 내전압의 관계를 나타내는 테이블이다.
[도 7] 본 발명의 제3 실시예에서의 시료 21 내지 시료 25 각각의 제작 조건을 나타내는 테이블이다.
[도 8] 본 발명의 제3 실시예에서의 정전 용량의 계측 방법을 도시하는 단면도이다.
[도 9] 본 발명의 제3 실시예에서의 전압 인가 전의 정전 용량에 대한 전압 인가 후의 정전 용량의 비율과, 경과 시간의 관계를 도시하는 그래프이다.
[화합물 반도체 기판의 구성 및 제조방법]
도 1은, 본 발명의 일 실시형태에서의 화합물 반도체 기판(CS)의 구성을 도시하는 단면도이다.
도 1을 참조하여, 본 실시형태에서의 화합물 반도체 기판(CS)은, HEMT의 일부를 포함한다. 화합물 반도체 기판(CS)은, Si 기판(1)과, SiC층(2)과, LT(Low Temperature)-AlN층(3)(제1 AlN층의 일례)과, HT(High Temperature)-AlN층(4)(제2 AlN층의 일례)과, Al(알루미늄) 질화물 반도체층(5)(제1 질화물 반도체층의 일례)과, GaN층(6)과, Al 질화물 반도체층(7)(제2 질화물 반도체층의 일례)을 구비하고 있다.
Si 기판(1)은, 예를 들어 p형의 Si로 이루어져 있다. Si 기판(1)의 표면에는 (111)면이 노출되어 있다. 또한, Si 기판(1)은, n형의 도전형을 갖고 있어도 좋고, 반절연성이라도 좋다. Si 기판(1)의 표면에는 (100)면이나 (110)면이 노출되어 있어도 좋다. Si 기판(1)은, 예를 들어 2 내지 8인치의 직경을 갖고 있으며, 250μm 내지 1,000μm의 두께를 갖고 있다.
SiC층(2)은, Si 기판(1)에 접촉하고 있으며, Si 기판(1) 위에 형성되어 있다. SiC층(2)은, 3C-SiC, 4H-SiC, 또는 6H-SiC 등으로 이루어져 있다. 특히, SiC층(2)이 Si 기판(1) 위에 에피택셜 성장된 것인 경우, 일반적으로, SiC층(2)은 3C-SiC로 이루어져 있다.
SiC층(2)은, Si 기판(1)의 표면을 탄화함으로써 얻어진 SiC로 이루어진 하지층 위에, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, 또는 LPE(Liquid Phase Epitaxy)법 등을 사용하여, SiC를 호모 에피택셜 성장시킴으로써 형성되어도 좋다. SiC층(2)은, Si 기판(1)의 표면을 탄화하는 것만으로 형성되어도 좋다. 또한, SiC층(2)은, Si 기판(1)의 표면에 (또는 버퍼층을 사이에 두고) 헤테로 에피택셜 성장시킴으로써 형성되어도 좋다. SiC층(2)은, 예를 들어 N(질소) 등이 도핑되어 있고, n형의 도전형을 갖고 있다. SiC층(2)은, 예를 들어 0.1μm 이상 3.5μm 이하의 두께를 갖고 있다. 또한, SiC층(2)은 p형의 도전형을 갖고 있어도 좋고, 반절연성이라도 좋다.
LT-AlN층(3)은, SiC층(2)에 접촉하고 있으며, SiC층(2) 위에 형성되어 있다. HT-AlN층(4)은, LT-AlN층(3)에 접촉하고 있으며, LT-AlN층(3) 위에 형성되어 있다. LT-AlN층(3) 및 HT-AlN층(4)은, 예를 들어 AlN의 단결정으로 이루어져 있고, SiC층(2)과 Al 질화물 반도체층(5)의 격자 상수의 차를 완화하는 버퍼층으로서의 기능을 한다. LT-AlN층(3) 및 HT-AlN층(4)은, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성된다. 이때, Al원 가스로서는, 예를 들어 TMA(Tri Methyl Aluminium)이나, TEA(Tri Ethyl Aluminium) 등이 사용된다. N원 가스로서는, 예를 들어 NH3(암모니아)가 사용된다. LT-AlN층(3)은, 12nm 이상 100nm 이하의 두께를 갖고 있다. LT-AlN층(3)의 두께를 12nm 이상으로 함으로써, 높은 세로 방향 내전압을 확보할 수 있고, LT-AlN층(3)의 두께를 100nm 이하로 함으로써, 휨의 발생을 억지할 수 있다. LT-AlN층(3)은, 바람직하게는 15nm 이상 60nm 이하의 두께를 갖고 있으며, 보다 바람직하게는 20nm 이상 50nm 이하의 두께를 갖고 있다. HT-AlN층(4)은, 예를 들어 50nm 이상 1,000nm 이하의 두께를 갖고 있다.
Al 질화물 반도체층(5)은, HT-AlN층(4)에 접촉하고 있으며, HT-AlN층(4) 위에 형성되어 있다. Al 질화물 반도체층(5)은, Al을 포함하는 질화물 반도체로 이루어져 있고, 예를 들어 AlxGa1-xN(0<x≤1)로 표시되는 재료로 이루어져 있다. 또한 Al 질화물 반도체층(5)은, AlxInyGa1 -x-yN(0<x≤1, 0≤y<1)으로 표시되는 재료로 이루어져 있어도 좋다. Al 질화물 반도체층(5)은, HT-AlN층(4)과 GaN층(6)의 격자 상수의 차를 완화하는 버퍼층으로서의 기능을 한다. Al 질화물 반도체층(5)은, 예를 들어 500nm 이상 3μm 이하의 두께를 갖고 있다. Al 질화물 반도체층(5)은, 예를 들어 MOCVD법을 사용하여 형성된다. 또한, Al 질화물 반도체층(5)의 깊이 방향에서 Al의 농도가 변화하고 있어도 좋다.
GaN층(6)은, Al 질화물 반도체층(5)에 접촉하고 있으며, Al 질화물 반도체층(5) 위에 형성되어 있다. GaN층(6)은, 예를 들어 500nm 이상 3μm 이하의 두께를 갖고 있다. GaN층(6)은 HEMT의 전자 주행층이 된다. GaN층(6)은, 예를 들어 MOCVD법을 사용하여 형성된다. 이때, Ga원 가스로서는, 예를 들어 TMG(Tri Methyl Gallium)이나, TEG(Tri Ethyl Gallium) 등이 사용된다. N원 가스로서는, 예를 들어 NH3 등이 사용된다.
GaN층(6)의 일부에는, C 등의 도전성을 저하시키는 불순물이 도핑되어 있어도 좋다. C가 도핑된 경우, GaN층(6)은, C가 도핑된 C-GaN층(61)과, C가 도핑되어 있지 않은 u(언도핑)-GaN층(62)을 포함하고 있다. C-GaN층(61)은, u-GaN층(62)보다도 하측(Al 질화물 반도체층(5)에 가까운 측)에 형성된다. C가 도핑된 경우의 C-GaN층(61)에서의 C의 평균 농도는, 예를 들어 5×1018atom/cm3 이상 5×1019atom/cm3 이하이다.
절연성을 향상시키는 불순물을 GaN층(6)에 도핑함으로써, 화합물 반도체 기판(CS)의 세로 방향(GaN층(6)의 표면에 수직인 방향, 도 1 중 세로 방향)의 내압이 향상된다. 또한, 불순물을 도핑하는 부분을, GaN층(6)에서의 Al 질화물 반도체층(5)에 가까운 부분으로 함으로써, GaN층(6)에서의 채널이 형성되는 부분(Al 질화물 반도체층(7)에 가까운 부분)에 결함이 증가하는 사태를 억지할 수 있고, 불순물의 도핑에 기인하는 전류 콜랩스의 악화를 억지할 수 있다.
Al 질화물 반도체층(7)은, GaN층(6)에 접촉하고 있고, GaN층(6) 위에 형성되어 있다. Al 질화물 반도체층(7)은, Al을 포함하는 질화물 반도체로 이루어져 있으며, 예를 들어 AlvGa1-vN(0<v≤1)로 표시되는 재료로 이루어져 있다. 또한 Al 질화물 반도체층(7)은, AlvInwGa1-v-wN(0<v≤1,0≤w<1)로 표시되는 재료로 이루어져 있어도 좋다. Al 질화물 반도체층(7)은, HEMT의 장벽층이 된다. Al 질화물 반도체층(7)은, 예를 들어 10nm 이상 50nm 이하의 두께를 갖고 있다. 또한, Al 질화물 반도체층(7)의 깊이 방향에서 Al의 농도가 변화하고 있어도 좋다.
화합물 반도체 기판(CS)은, 다음의 방법으로 제조된다. Si 기판(1) 위에 SiC층(2)을 형성한다. SiC층(2) 위에 LT-AlN층(3)을 형성한다. LT-AlN층(3) 위에 HT-AlN층(4)을 형성한다. HT-AlN층(4) 위에 Al 질화물 반도체층(5)을 형성한다. Al 질화물 반도체층(5) 위에 GaN층(6)을 형성한다. GaN층(6) 위에 Al 질화물 반도체층(7)을 형성한다. HT-AlN층(4)은, LT-AlN층(3)을 형성할 때의 온도(성막 온도)보다도 높은 온도에서 형성된다. LT-AlN층(3)을 형성할 때의 온도는, 700℃ 이상 1,000℃ 이하이고, 바람직하게는 800℃ 이상 900℃ 이하이다. HT-AlN층(4)을 형성할 때의 온도는, 예를 들어 1,000℃ 이상 1,500℃ 이하이다.
[실시형태의 효과]
도 2는, 본 발명의 일 실시형태에서 얻어지는 효과를 설명하는 도면이다.
도 2(a)를 참조하여, LT-AlN층(3)은, HT-AlN층(4)보다도 낮은 성막 온도에서 형성된다. 이에 의해, LT-AlN층(3)을 형성할 때에 SiC층(2) 위에 생성되는 AlN의 핵(3a)의 수(초기 AlN층의 핵 밀도)를 증가시킬 수 있다. AlN의 핵(3a) 각각은, 화살표로 나타내는 바와 같이, SiC층(2)의 표면에 평행인 방향(도 2(a) 중 가로 방향)으로 성장하여, 핵(3a)끼리 연결된다. 그 결과, 도 2(b)에 도시하는 바와 같이, SiC층(2) 위에 LT-AlN층(3)이 형성된다.
일반적으로, SiC층 위에 AlN층을 형성할 때, AlN층의 성막 온도를 1,000℃보다도 고온으로 함으로써, AlN층의 결정성을 양호하게 할 수 있다. LT-AlN층(3)의 성막 온도는, 일반적인 AlN층의 성막 온도보다 낮기 때문에, LT-AlN층(3)은 결함을 많이 포함하고 있으며, LT-AlN층(3)의 결정성은 나쁘다.
도 2(c)를 참조하여, HT-AlN층(4)은, LT-AlN층(3)보다도 높은 성막 온도에서 형성된다. HT-AlN층(4)은, LT-AlN층(3)을 하지로 하여 성막되므로, LT-AlN층(3)과 비교하여 결함이 저감되어, 결정성이 개선된다. 또한, HT-AlN층(4)의 결정성이 개선되므로, HT-AlN층(4)의 위에 형성되는 Al 질화물 반도체층(5), GaN층(6) 및 Al 질화물 반도체층(7)의 결함도 저감되어, 결정성이 개선된다.
또한, 화합물 반도체 기판(CS)은, GaN층(6)의 하지층으로서 SiC층(2)을 포함하고 있다. SiC의 격자 상수는, Si의 격자 상수와 비교하여 GaN과의 격자 상수에 가까우므로, SiC층(2) 위에 GaN층(6)이 형성됨으로써, GaN층(6)의 결정성을 개선할 수 있다.
GaN층(6)의 결정성이 개선되어 있기 때문에, 절연성을 향상시키는 불순물이 GaN층(6)에 도핑되어도, GaN층(6) 중에서의 전자가 트랩되는 사이트는, 종래의 GaN층에 비해 적다. 그 결과, 세로 방향 내전압을 향상시키면서, 전류 콜랩스를 저감할 수 있다.
또한, HT-AlN층(4)의 결정성이 개선되므로, HT-AlN층(4) 위에 형성되는 Al 질화물 반도체층(5), GaN층(6), 및 Al 질화물 반도체층(7) 각각을 후막화해도, 결정성을 양호하게 유지할 수 있다. 그 결과, 결정성이 개선된다.
[제1 실시예]
본원 발명자들은, 다른 조건에서 시료 1 내지 시료 6 각각을 제작하고, 시료 1 내지 시료 6 각각의 세로 방향 내전압을 계측했다.
도 3은, 본 발명의 제1 실시예에서의 시료 1 내지 시료 6에 공통되는 구성인 화합물 반도체 기판(CS1)의 구성을 도시하는 단면도이다. 도 4는, 본 발명의 제1 실시예에서의 시료 1 내지 시료 6 각각의 제작 조건과, 계측된 세로 방향 내전압과의 관계를 나타내는 테이블이다.
도 3 및 도 4를 참조하여, 화합물 반도체 기판(CS1)은, 기판(SB)과, AlN층(AL)과, Al 질화물 반도체층(5)과, GaN층(6)과, Al 질화물 반도체층(7)을 구비하고 있다. 기판(SB) 위에는 AlN층(AL), Al 질화물 반도체층(5), GaN층(6), 및 Al 질화물 반도체층(7) 각각이 이러한 순서로 적층되어 형성되어 있다.
시료 1 내지 시료 6 각각의 제작 조건은 다음과 같다.
시료 1(비교예): 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판을 사용하며, SiC층을 형성하지 않았다. 기판(SB) 위에는, AlN층(AL)으로서, 1,100℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 2(비교예): 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판 위에 SiC층을 형성한 것을 사용했다. 기판(SB) 위에는, AlN층(AL)으로서, 1,100℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 3(비교예): 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판을 사용하며, SiC층을 형성하지 않았다. 기판(SB) 위에는, AlN층(AL)으로서, 1,000℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 4(본 발명예): 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판 위에 SiC층을 형성한 것을 사용했다. 기판(SB) 위에는, AlN층(AL)으로서, 1,000℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 5(비교예): 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판을 사용하며, SiC층을 형성하지 않았다. 기판(SB) 위에, AlN층(AL)으로서 800℃의 성막 온도에서 LT-AlN층을 형성하려고 했지만, 온도가 너무 낮아 LT-AlN층이 성장하지 않았다. 이로 인해, 화합물 반도체 기판(CS1)을 제작할 수 없었다.
시료 6(본 발명예): 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판 위에 SiC층을 형성한 것을 사용했다. 기판(SB) 위에는, AlN층(AL)으로서, 800℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
본원 발명자들은, 제작한 시료 1 내지 시료 4 및 시료 6 각각의 세로 방향 내전압을 다음 방법으로 계측했다.
도 5는, 본 발명의 제1 실시예에서의 세로 방향 내전압의 계측 방법을 도시하는 단면도이다.
도 4 및 도 5를 참조하여, 유리판(21) 위에 부착된 동판(22) 위에, 계측 대상으로 하는 시료(화합물 반도체 기판(CS1))를 고정했다. 고정한 시료의 Al 질화물 반도체층(7) 위에, Al 질화물 반도체층(7)에 접촉하도록 Al로 이루어진 전극(23)을 형성했다. 커브 트레이서(24)의 한쪽의 단자를 동판(22)에 접속시키고, 다른쪽의 단자를 전극(23)에 접속시켰다. 커브 트레이서(24)를 사용하여 동판(22)과 전극(23)의 사이에 전압을 가하여, 동판(22)과 전극(23)의 사이를 흐르는 전류(시료를 세로 방향으로 흐르는 전류)를 계측했다. 계측된 전류가 1A/cm2에 도달했을 때에 시료가 절연 파괴된 것으로 간주하여, 이때의 동판(22)과 전극(23) 사이의 전압을 내전압으로서 계측했다.
그 결과, AlN층(AL)을 일정 온도에서 형성한 시료 2의 세로 방향 내전압은, 501V였다. 이에 대하여, AlN층(AL)을 2단계의 온도에서 형성한 시료 4 및 시료 6의 내전압은, 각각 709V 및 763V이며, 시료 2의 내전압보다도 높았다. 또한, 기판(SB)으로서 Si 기판만을 사용한 시료 1 및 3의 내전압은, 각각 642V 및 650V였다. 시료 4 및 시료 6의 내전압은, 시료 1 및 3의 내전압보다도 높았다.
[제2 실시예]
본원 발명자들은, 다른 조건에서 시료 11 내지 시료 15 각각을 제작하고, 시료 11 내지 시료 15 각각의 세로 방향 내전압을 계측했다.
도 6은, 본 발명의 제2 실시예에서의 시료 11 내지 시료 15 각각의 제작 조건과, 계측한 세로 방향 내전압의 관계를 나타내는 테이블이다.
도 6을 참조하여, 시료 11 내지 시료 15 각각의 제작 조건은 다음과 같다.
시료 11(본 발명예): 도 1에 도시하는 화합물 반도체 기판(CS)에 있어서, 900℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 12(본 발명예): 도 1에 도시하는 화합물 반도체 기판(CS)에 있어서, 850℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 13(본 발명예): 도 1에 도시하는 화합물 반도체 기판(CS)에 있어서, 800℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 14(본 발명예): 도 1에 도시하는 화합물 반도체 기판(CS)에 있어서, 750℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 15(본 발명예): 도 1에 도시하는 화합물 반도체 기판(CS)에 있어서, 700℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
본원 발명자들은, 제작한 시료 11 내지 시료 15 각각의 세로 방향 내전압을, 도 5에 나타내는 계측 방법과 유사한 방법을 사용하여 계측했다. 구체적으로는, 동판(22)과 전극(23)의 사이를 흐르는 전류(시료를 세로 방향으로 흐르는 전류)를 계측하고, 계측된 전류가 1×10-4A/cm2에 도달했을 때에 리크 전류가 흐른 것으로 간주하며, 이때의 동판(22)과 전극(23) 사이의 전압을 내전압으로서 계측했다.
그 결과, LT-AlN층의 성막 온도가 800℃ 미만인 시료 14 및 시료 15의 내전압은, 각각 317V 및 24V였다. 이에 반하여, LT-AlN층의 성막 온도가 800℃ 이상 900℃ 이하인 시료 11 내지 시료 13의 내전압은, 각각 371V, 399V, 및 450V이며, 시료 14 및 시료 15의 내전압보다도 높았다.
[제3 실시예]
본원 발명자들은, 다른 조건에서 시료 21 내지 시료 25 각각을 제작하고, 시료 11 내지 시료 15 각각의 용량 회복 특성을 계측했다.
도 7은, 본 발명의 제3 실시예에서의 시료 21 내지 시료 25 각각의 제작 조건을 나타내는 테이블이다.
도 7을 참조하여, 시료 21 내지 25 각각의 제작 조건은 다음과 같다.
시료 21(본 발명예): 도 3에 도시하는 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판 위에 SiC층을 형성한 것을 사용했다. 기판(SB) 위에는, AlN층(AL)으로서, 800℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. GaN층(6)의 하부에 1×1019atom/cm3라는 C의 평균 농도를 갖는 C-GaN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 22(비교예): 도 3에 도시하는 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판 위에 SiC층을 형성한 것을 사용했다. 기판(SB) 위에는, AlN층(AL)으로서, 1,100℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. GaN층(6)의 하부에 1×1019atom/cm3라는 C의 평균 농도를 갖는 C-GaN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 23(비교예): 도 3에 도시하는 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판을 사용하여, SiC층을 형성하지 않았다. 기판(SB) 위에는, AlN층(AL)으로서, 1,100℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. GaN층(6)의 하부에 1×1019atom/cm3라는 C의 평균 농도를 갖는 C-GaN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 24(비교예): 도 3에 도시하는 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판 위에 SiC층을 형성한 것을 사용했다. 기판(SB) 위에는, AlN층(AL)으로서, 1,100℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. GaN층(6)의 하부에 1×1018atom/cm3라는 C의 평균 농도를 갖는 C-GaN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 25(비교예): 도 3에 도시하는 화합물 반도체 기판(CS1)에 있어서, 기판(SB)으로서 Si 기판을 사용하여, SiC층을 형성하지 않았다. 기판(SB) 위에는, AlN층(AL)으로서, 1,100℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. GaN층(6)의 하부에 1×1018atom/cm3라는 C의 평균 농도를 갖는 C-GaN층을 형성했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
본원 발명자들은, 제작한 시료 21 내지 시료 24 각각의 용량 회복 특성을 다음의 방법으로 계측했다.
도 8은, 본 발명의 제3 실시예에서의 정전 용량의 계측 방법을 도시하는 단면도이다.
도 8을 참조하여, 계측 대상으로 하는 시료(화합물 반도체 기판(CS1))의 Al 질화물 반도체층(7) 위에, Al 질화물 반도체층(7)에 접촉하도록 전극(12) 및 전극(13) 각각을 서로 간격을 두고 형성함으로써, HEMT를 제작했다. 도 8 중 상측에서 본 경우에, 전극(12)은, 전극(13)을 둘러싸도록 원환상으로 형성되었다. 다음으로, 계측 장치(25)의 플러스 단자를 전극(13)에 접속시키고, 마이너스 단자를 전극(12)에 접속시켜, 전극(12) 및 Si 기판(1)의 뒷면(도 8 중 하측의 면)을 접지했다. 다음으로, 계측 장치(25)를 사용하여 전극(13)과 전극(12) 사이의 정전 용량(전압 인가 전의 정전 용량에 상당)을 계측했다. 다음으로, 계측 장치(25)를 사용하여 전극(13)과 전극(12)의 사이에 -30V의 전압(전극(12)의 전위를 기준으로 한 전압)을 60초간 인가한 후, 전압의 인가를 정지했다. 전압의 인가를 정지한 시각부터, 계측 장치(25)를 사용하여 전극(13)과 전극(12) 사이의 정전 용량(전압 인가 후의 정전 용량에 상당)의 시간 변화를 계측했다.
도 9는, 본 발명의 제3 실시예에서의, 전압 인가 전의 정전 용량에 대한 전압 인가 후의 정전 용량의 비율과, 경과 시간의 관계를 도시하는 그래프이다. 또한, 도 9의 그래프에서는, 전압의 인가를 정지한 시각으로부터의 경과 시간을 나타내고 있다.
도 9를 참조하여, 전극(13)과 전극(12)의 사이에 음의 전압이 인가되면, GaN층(6) 중의 전자가 전극(13)으로부터 멀어진다. 이때, 전자를 트랩하는 사이트(결함의 일종)가 GaN층(6) 중에 존재하면, 전자의 일부는 이 사이트에 트랩된다. 트랩된 전자는, 음의 전압의 인가가 정지된 후에도 이 사이트에 계속 트랩되어, 자유롭게 움직일 수 없게 된다. 따라서, 전류 콜랩스가 큰 디바이스에서는, GaN층에는 전자를 트랩하는 사이트가 많이 포함되어 있기 때문에, 음의 전압의 인가에 의해 많은 전자가 이 사이트에 트랩되어, 음의 전압의 인가가 정지된 후의 전극(13)과 전극(12)과의 정전 용량의 회복에 시간을 요한다. 이 정전 용량의 회복의 계측은, 전류 콜랩스 특성의 지표가 되는 것으로, 단시간에 회복할수록 좋다고 말할 수 있다.
전압 인가 전의 정전 용량에 대한 전압 인가 후의 정전 용량의 비율이 0.9 이상으로 회복될 때까지의 시간은, 시료 21에서는 약 5초였다. 이 회복까지의 시간은, 전압을 인가한 시간 이내이며, 전압을 인가한 시간의 85% 이내이다. 한편, 시료 24에서는 약 100초, 시료 25에서는 약 150초, 시료 22 및 시료 23에서는 300초 이상이며, 모두 전압을 인가한 시간보다 컸다. 따라서, 시료 21에서는 전류 콜랩스가 저감되어 있는 것을 알 수 있었다.
[제4 실시예]
본원 발명자들은, 상이한 두께의 LT-AlN층을 갖는 시료 31 내지 33(모두 본 발명품)을 각각 제작하고, 세로 방향 내전압 및 휨의 계측, 및 크랙의 발생 유무를 확인하였다. 세로 방향 내전압에 대해서는, 도 5에 도시하는 방법으로 계측했다.
시료 31 내지 33 각각의 제작 조건은 다음과 같다. 도 1에 도시하는 화합물 반도체 기판(CS)에 있어서, 800℃의 성막 온도에서 LT-AlN층을 형성하고, LT-AlN층 위에 1,200℃의 성막 온도에서 HT-AlN층을 형성했다. 시료 31의 LT-AlN층의 두께를 15nm로 하고, 시료 32의 LT-AlN층의 두께를 30nm로 하고, 시료 33의 LT-AlN층의 두께를 60nm로 했다. 이것들 이외의 층에 대해서는 상기 실시형태에 기재된 방법으로 형성했다.
시료 31 내지 33의 세로 방향 내전압을 계측한 결과, 각각 708V, 780V, 688V의 세로 내전압이 얻어졌다. 또한, 시료 31 내지 33 중 어느 것에서도 휨이 작고, LT-AlN층의 두께가 작아짐에 따라 휨은 작아졌다. 또한, 시료 31 및 32에서는 크랙의 발생은 보이지 않았지만, 시료 33에서 크랙의 발생이 약간 보였다.
[기타]
상기 실시형태 및 실시예는, 모든 점에서 예시이지 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타내어지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1 Si(규소) 기판
2 SiC(탄화규소)층
3 LT(Low Temperature)-AlN(질화알루미늄)층
3a AlN의 핵
4 HT(High Temperature)-AlN층
5, 7 Al(알루미늄) 질화물 반도체층
6 GaN(질화갈륨)층
12, 13, 23 전극
21 유리판
22 동판
24 커브 트레이서
25 계측 장치
61 C(탄소)-GaN층
62 u(언도핑)-GaN층
AL AlN층
CS, CS1 화합물 반도체 기판
SB 기판

Claims (5)

  1. Si 기판 위에 SiC층을 형성하는 공정과,
    상기 SiC층 위에, 12nm 이상 100nm 이하의 두께를 갖는 제1 AlN층을 700℃ 이상 1,000℃ 이하에서 형성하는 공정과,
    상기 제1 AlN층을 형성할 때의 온도보다도 높은 온도에서, 상기 제1 AlN층 위에 제2 AlN층을 형성하는 공정과,
    상기 제2 AlN층 위에, Al을 포함하는 제1 질화물 반도체층을 형성하는 공정과,
    상기 제1 질화물 반도체층 위에 GaN층을 형성하는 공정과,
    상기 GaN층 위에, Al을 포함하는 제2 질화물 반도체층을 형성하는 공정을 구비한, 화합물 반도체 기판의 제조방법.
  2. 제1항에 있어서, 상기 제1 AlN층을 형성하는 공정에서, 800℃ 이상 900℃ 이하의 온도에서 상기 제1 AlN층을 형성하는, 화합물 반도체 기판.
  3. 제1항에 있어서, 상기 제2 AlN층을 형성하는 공정에서, 1,000℃ 이상 1,500℃ 이하의 온도에서 상기 제2 AlN층을 형성하는, 화합물 반도체 기판.
  4. 제1항에 있어서, 상기 제2 AlN층을 형성하는 공정에서, 50nm 이상 1,000nm 이하의 두께로 상기 제2 AlN층을 형성하는, 화합물 반도체 기판.
  5. Si 기판과,
    상기 Si 기판 위에 형성된 SiC층과,
    상기 SiC층 위에 형성된 AlN층과,
    상기 AlN층 위에 형성된, Al을 포함하는 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 위에 형성된 GaN층과,
    상기 GaN층 위에 형성된, Al을 포함하는 제2 질화물 반도체층을 구비하고,
    상기 제2 질화물 반도체층 위에 상기 제2 질화물 반도체층과 접촉하게 설치된 제1 전극과, 상기 제2 질화물 반도체층 위에 상기 제2 질화물 반도체층과 접촉하게 설치된 제2 전극으로서, 상기 제1 전극을 둘러싸도록 설치된 제2 전극의 사이에 -30V의 전압을 60초간 인가한 후, 상기 전압의 인가를 정지할 경우에, 상기 전압의 인가를 정지하고 나서, 상기 전압의 인가 전의 정전 용량에 대한 상기 전압의 인가 후의 정전 용량의 비율이 0.9 이상으로 회복될 때까지의 시간은, 전압을 인가한 시간 이내인, 화합물 반도체 기판.
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