DE102009051520A1 - Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen - Google Patents

Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen Download PDF

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Abstract

Es wird ein Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen von III-V-Schichten zur Integration von III-V-Halbleiterbauelementen beschrieben, bei dem SOI-Silizium-Halbleiterscheiben mit unterschiedlicher Substratorientierung eingesetzt werden und die III-V-Halbleiterschichten in durch Ätzen erzeugten Gruben innerhalb von bestimmten elektrisch voneinander isolierten Bereichen der aktiven Halbleiterschicht mittels Abdeckschichten unter Einsatz von MOCVD-Verfahren erzeugt werden.

Description

  • Die Erfindung betrifft die Erzeugung von Siliziumhalbleiterscheiben (Wafer) mit strukturierten III-V-Halbleiterschichten im Rahmen der Silizium-CMOS-Prozesstechnologie, im speziellen Fall auch Gruppe-III-Nitridschichten (z. B. GaN, AlN oder InN) und damit die monolithische Integration von III-V-Halbleiterbauelementen mit Siliziumhalbleiterbauelementen unter Einsatz dieser Siliziumscheiben mit der Möglichkeit einer Kombination von Si-basierter Logik und einzelnen III-V-Bauelementen für Hochvolt-, Hochleistungs- und optoelektronische Anwendungen.
  • Die reine Abscheidung bzw. Schichterzeugung von Gruppe-III-Nitridschichten auf Siliziumscheiben, insbesondere mit (111)-Orientierung unter Verwendung von Pufferschichten wird in DE 10206750 A1 , DE 10219223 A1 sowie WO 2008 132204 A2 beschrieben. Dabei handelt es sich um ganzflächige Abscheidungen ohne jegliche Strukturierung und ohne Freilegung der ursprünglichen Si-Oberfläche. Die große Herausforderung des Verfahrens besteht darin, die Schichtverspannungen, auf Grund der unterschiedlichen Gitterkonstanten und -struktur, durch Verwendung geeigneter Pufferschichten zu minimieren, so dass es nicht zu Rissen in den Schichten bzw. zum Anstieg von Gitterdefekten kommt.
  • In WO 2006 138378 A1 , US 2006/0284247 A1 und in US 7,420,226 B2 wird eine gebondete Multischichtscheibe verwendet um die Silizium-CMOS-Technologie mit III-V-Halbleitern auf einer Scheibe zu integrieren. Die Multischichtscheibe besteht aus einer Substratscheibe eines Materials mit hoher Wärmeleitfähigkeit (z. B. SiC oder Diamant) mit darauf befindlichen durchgängigen Schichten: einer einkristallinen Schicht (z. B. (111)-orientiertes Silizium) darauf die III-V-Schicht (z. B. AlGaN/GaN), darauf eine Passivierungsschicht (z. B. aus Nitrid), darauf eine Siliziumschicht. In einem ersten Bereich werden in der Siliziumschicht CMOS-Transistoren erzeugt, in einem zweiten Bereich wird die Siliziumschicht weggeätzt und in der tiefer liegenden freigelegten III-V-Schicht z. B. ein High Electron Mobility Transistor (HEMT) erzeugt.
  • In US 2007 0105274 A1 (bzw. US2007 0105335 A1 und US 2007 0105256 A1 ) werden auf eine Siliziumsubstratscheibe weitere monokristalline Halbleiter- und Isolatorschichten aufgebracht. Diese Multischichtscheibe wird durch Bonden hergestellt. Es werden auch Strukturen gezeigt bei denen sich an der Oberfläche in unterschiedlichen Regionen unterschiedliche Halbleitermaterialien befinden. Als Beispiel sei die dortige 8 genannt bei der eine Multischichtscheibe an der Oberfläche aus Siliziumbereichen und aus monokristallinen Halbleiterbereichen besteht die durch Isolatorschichten voneinander getrennt sind. In der dortigen 9 wird ein Herstellungsverfahren beschrieben, das als Ausgangsscheibe zunächst eine Multischichtscheibe zugrunde legt, anschließend in einem ersten Bereich Silizium-Bauelemente (allerdings nur sogen. Front-end-Schritte d. h. Prozessschritte bis zur Kontaktebene ohne Metallisierung) erzeugt, danach in einem zweiten Bereich in die Tiefe ätzt bis auf eine kristalline Halbleiterschicht und die erzeugte Vertiefung durch eine epitaktisch gewachsene monokristalline Halbleiterschicht wieder auffüllt. Es schließen sich die front-end-Prozessschritte für Strukturen in der monokristallinen Halbleiterschicht und die back-end-Schritte (d. h. Herstellung der Metallisierung) an.
  • Aus US 2007 0105274 A1 , wurde die dortige 8 als Stand der Technik in unsere Beschreibung als 1 übernommen. Die dort gezeigte Halbleiteranordnung als Struktur besteht aus zwei Bereichen 18 und 19 und benutzt eine Mehrschichtscheibe als Ausgangsmaterial. Der erste Bereich 18 besteht aus einer einkristallinen Siliziumschicht 14, die über einer Isolationsschicht 13 abgeschieden wurde. Unterhalb der Isolationsschicht 13 liegt eine monokristalline Halbleiterschicht 12 (bestehend aus einer Germanium und/oder Silizium-Germaniumschicht) sowie eine Siliziumsubstratschicht 11.
  • Der zweite Bereich 19 besteht aus einer zweiten einkristallinen Halbleiterschicht 16 und 17 die mindestens auf einem Teil der einkristallinen Halbleiterschicht 12 liegt.
  • Die beiden Bereiche 18 und 19 sind durch eine Isolationsschicht 15 (Oxid, Nitrid oder Kombination davon) von einander isoliert.
  • Durchgängige Schichten auf Substraten, z. B. Substraten aus einkristallinem Silizium, mit vom Substrat abweichenden Ausdehnungskoeffizienten, wie sie bei den bekannten Verfahren verwendet werden, beinhalten Schwierigkeiten bei der Herstellung der Schichtanordnung, die in der elastischen Verspannung der Schichtanordnung und der Gefahr der Entstehung von Strukturbaufehlern in den aktiven einkristallinen Halbleiterschichten bestehen, was zur Degradation der Kenndaten, zu einer Ausbeutereduzierung und Verringerung der Zuverlässigkeit der in den gestörten Schichten aufgebauten Bauelementen führt, ganz abgesehen von dem erhöhten Verfahrens- und Materialaufwand.
  • Ausgehend von dem vorstehend erläuterten Stand der Technik ist der Zweck der Erfindung, ein Verfahren zur Erzeugung von Strukturen anzugeben, die ein möglichst defektfreies Wachstum eines III-V-Halbleitermaterials auf speziellen Teil-Bereichen eines CMOS-Siliziumwafers ermöglichen, wobei eine planare oder möglichst planare Oberfläche sowie eine elektrische Isolation des III-V-Halbleiterbauelementes von der restlichen Scheibe angestrebt werden. Eine Beeinflussung bzw. Schädigung durch die Silizium CMOS-Prozessschritte einerseits auf die III-V-Schichten und andererseits ein Schädigung der CMOS-Strukturen durch die III-V-Prozessschritte soll dabei verhindert werden.
  • Um kostengünstig fertigen zu können soll die Integration auf CMOS üblichen Scheibendurchmessern (6 Zoll und größer) erfolgen. Damit können für den Fertigungsprozess auch für diese Scheibendurchmesser verfügbare, moderne Fertigungsanlagen verwendet werden.
  • Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen zur Integration von III-V-Halbleiterbauelementen so zu gestalten, dass die Nachteile des Standes der Technik überwunden werden.
  • Gelöst wird die Aufgabe mit den in den Ansprüchen 1 und 6 angegebenen Merkmalen.
  • Vorteilhafte Ausgestaltungen des Gegenstandes der Ansprüche 1 und 6 sind in den Unteransprüchen gegeben.
  • Erfindungsgemäß wird das technische Problem dadurch gelöst, dass, wie in 2 gezeigt, von einer SOI-Scheibe (Silicon On Insulator) als Ausgangsmaterial ausgegangen wird. Die vergrabene Isolationsschicht (Siliziumdioxidschicht) dient dabei zur vertikalen Isolation. Durch eine im Herstellungsprozess eingebrachte Grabenisolation ist eine horizontale Isolation gegeben. Durch die Kombination der vertikalen Isolation (durch das vergrabene Oxid) mit der horizontalen Isolation (durch die Isolationsgräben) können gezielt Bereiche der Scheibe voneinander elektrisch isoliert werden.
  • Die Abscheidung der III-V-Halbleiterschichten, z. B. durch MOCVD-Verfahren, erfolgt dabei nur in bestimmten Bereichen, wobei Silizium die Substratunterlage für die Epitaxie der III-V-Halbleiterschicht ist. In Bereichen, in denen keine Abscheidung erfolgen soll, kann durch geeignete Deckschichten z. B. Oxidschichten ein Aufwachsen der III-V-Halbleiterschichten verhindert werden.
  • Die Erfindung wird nun anhand von Ausführungsbeispielen unter Zuhilfenahme der schematischen Schnittzeichnungen erläutert. Es zeigen
  • 1 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe dem Stand der Technik entsprechend,
  • 2 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe als Zwischenschritt zur Herstellung einer III-V-Halbleiterschicht in einem elektrisch isolierten Bereich der aktiven Siliziumschicht 24 und auf dieser aufgewachsen,
  • 3 die Schichtanordnung gemäß 2 nach Fertigstellung der III-V-Halbleiterschicht,
  • 4 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe als Zwischenschritte zur Herstellung einer III-V-Halbleiterschicht in einem elektrisch isolierten Bereich, innerhalb dessen mit der Grube 43 die Oberfläche der Substratscheibe durch Ätzen freigelegt ist,
  • 5 die Schichtanordnung gemäß 4 nach Fertigstellung der III-V-Halbleiterschicht 30, aufgewachsen auf dem Siliziumsubstrat,
  • 6 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe als Zwischenschritt zur Herstellung einer III-V-Halbleiterschicht in einem elektrisch isolierten Bereich der aktiven Siliziumschicht 24, die als kristallographisch (100)-orientierte Schicht zwei durch alkalische Ätzung erzeugte {111}-orientierte Seitenflächen aufweist,
  • 7 die Schichtanordnung gemäß 6 nach Fertigstellung der III-V-Halbleiterschicht, aufgewachsen auf den {111}-orientierte Seitenflächen.
  • Die 2 und 3 zeigen ein erstes Ausführungsbeispiel. Ausgangspunkt ist eine SOI-Scheibe bestehend aus einer Siliziumträgerscheibe 20, einer vergrabenen Oxidschicht 22 und einer aktiven Schicht 24. Durch das Einbringen von Isolationsgräben 26 wird die aktive Schicht 24 in einzelne Bereiche unterteilt, die voneinander elektrisch isoliert sind. In ausgewählten Bereichen wird durch übliche Bearbeitungsschritte (CVD-Schichtabscheidung, Fotomaskenprozess, Plasmaätzen bzw. reaktive Ionenätzung (Entfernung der Photolackmaske) eine Oxidmaske 29 hergestellt in der Art, dass nur spezielle Bereiche freigeätzt werden, andere Bereiche sowie die Isolationsgräben aber abgedeckt bleiben. In den freigelegten Bereichen kann ohne weitere Maskierungsschritte durch Verwendung der Oxidmaske 29 ein Teil der aktiven Siliziumschicht 24 weggeätzt werden, so dass eine Epitaxiegrube 28 entsteht.
  • Bei einem nachfolgenden Epitaxieschritt z. B. durch ein MOCVD-Verfahren, kann eine III-V-Halbleiterschicht 30 innerhalb dieser Epitaxiegrube 28 erzeugt werden. Da das Schichtwachstum nur auf der freiliegenden Siliziumoberfläche und nicht auf der Oxidmaske 29 bzw. nicht an dem Siliziumoxid der Seitenwände der Isolationsgräben 26 erfolgt, kann eine selektive und defektarme Epitaxie auf dem Boden der Epitaxiegrube 28 erfolgen. Durch einen Abgleich der Tiefe der Epitaxiegrube 28 mit der benötigten Schichtdicke der III-V-Halbleiterschicht 30 wird eine planare Oberfläche erzeugt. Nach dem Entfernen der Oxidmaske 29 ergibt sich die in 3 dargestellte Struktur. In den Bereichen der aktiven Schicht 24 können gängige Siliziumbauelemente z. B. CMOS-Transistoren; Dioden, Widerstände etc. platziert werden. Die elektrisch isolierte III-V-Halbleiterschicht 30 kann beispielsweise als AlxGa1-xN/GaN-Heteroschicht ausgeführt werden und die Grundlage für einen elektrisch isolierten High Electron Mobility Transistor (HEMT) bilden.
  • Ein zweites Ausführungsbeispiel ist in den 4 und 5 gezeigt. Als Substratmaterial für das Wachstum der III-V Halbleiterschicht wird aufgrund der besseren Gitteranpassung (111)-orientiertes Silizium bevorzugt. Für den Bereich der CMOS-Technologie ist jedoch (100)-orientiertes Silizium von Vorteil. Dies kann realisiert werden durch die Verwendung einer (111)-orientierten Silizium-Trägerscheibe 40 und einer (100)-orientierten aktiven Siliziumschicht 42, beide voneinander vertikal isoliert durch das vergrabene Oxid 22. Innerhalb eines durch die Isolationsgräben 26 begrenzten Bereiches wird die (100)-orientierte aktive Siliziumschicht 42 unter Verwendung einer Oxidmaske 29 und einer Nitridmaske 44 komplett weggeätzt. Ebenso wird der freigelegte Teil des vergrabenen Oxids 22 weggeätzt. Es entsteht eine Epitaxiegrube 28 deren Boden aus der (111)-orientierten Silizium-Trägerscheibe 40 besteht und deren Wände aus dem Oxid der Isolationsgräben 26 besteht.
  • Nach dem Entfernen der Nitridmaske 44 kann in der Epitaxiegrube 28 selektiv eine III-V-Halbleiterschicht 30 erzeugt werden, da das Schichtwachstum nur auf dem freiliegenden Teil der (111)-orientierten Silizium-Trägerscheibe 40 und nicht auf der Oxidmaske 29 bzw. nicht an dem Siliziumoxid der Seitenwände der Isolationsgräben 26 erfolgt.
  • Nach dem Entfernen der Oxidmaske 29 ergibt sich die in 5 dargestellte Struktur. Durch einen Abgleich der Dicke der Siliziumschicht 42 und der Dicke des vergrabenen Oxids 22 mit der benötigten Schichtdicke der III-V-Halbleiterschicht 30 wird eine planare Oberfläche erzeugt. In den Bereichen der aktiven Siliziumschicht 42 können gängige Siliziumbauelemente z. B. CMOS Transistoren; Dioden, Widerstände etc. platziert werden. Die elektrisch isolierte III-V-Halbleiterschicht 30 kann beispielsweise als AlxGa1-xN/GaN-Heteroschicht ausgeführt werden und die Grundlage für einen High Electron Mobility Transistor (HEMT) bilden.
  • Ein drittes Ausführungsbeispiel ist in den 6 und 7 gezeigt. Ausgangspunkt ist eine SOI-Scheibe bestehend aus einer Siliziumträgerscheibe 20, einer vergrabenen Oxidschicht 22 und einer (100)-orientierten aktiven Siliziumschicht 42. Durch das Einbringen von Isolationsgräben 26 wird die aktive Siliziumschicht 42 in einzelne Bereiche unterteilt die voneinander elektrisch isoliert sind. In ausgewählten Bereichen wird durch übliche Bearbeitungsschritte (CVD-Schichtabscheidung; Fotomaskenprozess, Plasmaätzen bzw. reaktives Ionenätzen (Entfernung der Photolackmaske), eine Oxidmaske 29 hergestellt in der Art, dass nur spezielle Bereiche freigeätzt werden, andere Bereiche sowie die Isolationsgräben aber abgedeckt bleiben. In den freigelegten Bereichen kann ohne weitere Maskierungsschritte durch Verwendung der Oxidmaske 29 ein Teil der aktiven Silizium-Schicht 42 weggeätzt werden, so dass eine Epitaxiegrube 70 entsteht. Erfolgt das Ätzen der Grube durch ein stark anisotrop wirkendes Ätzmedium, wie z. B. Kaliumhydroxid (KOH), endet die Ätzgrube auf {111}-Flächen der aktiven Siliziumschicht 42.
  • Bei einem nachfolgenden Epitaxieschritt z. B. MOCVD-Verfahren kann eine III-V-Halbleiterschicht 30 innerhalb dieser anisotropen Epitaxiegrube 70 erzeugt werden da das Schichtwachstum nur auf den freiliegenden {111}-Flächen und nicht auf der Oxidmaske 29 erfolgt.
  • Durch die Verwendung von Isolationsgräben 26 wird die aktive Siliziumschicht 42 in einzelne Bereiche unterteilt, die voneinander elektrisch isoliert sind. Auf diese Art kann der III-V-Halbleiter 30 (beispielsweise ein AlxGa1-xN-HEMT) und das darunterliegende Silizium der aktiven Siliziumschicht 42 auf beliebigem elektrischem Potential liegen.
  • Bezugszeichenliste
    • 11
    Trägerscheibe (Siliziumsubstrat)
    12
    Germanium und/oder Silizium-Germaniumschicht
    13
    Isolationsschicht
    14
    einkristalline Siliziumschicht
    15
    Isolationsschicht
    16
    monokristalline Halbleiterschicht
    17
    monokristalline Halbleiterschicht
    18
    erster Bereich
    19
    zweiter Bereich
    20
    Silizium-Trägerscheibe (Substrat)
    22
    vergrabenes Oxid
    24
    aktive Siliziumschicht
    26
    Isolationsgraben (Siliziumoxid oder Siliziumnitrid an den Grabenwänden)
    28
    Grube für Epitaxie
    29
    Oxidmaske
    30
    III-V-Halbleiterschicht
    40
    (111)-orientierte Si-Trägerscheibe
    42
    (100)-orientierte aktive Siliziumschicht
    43
    Durchgängige Einsenkung (Grube) für Epitaxie
    44
    Nitridmaske
    70
    Ätzgrube mit {111}-Seitenflächen
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 10206750 A1 [0002]
    • DE 10219223 A1 [0002]
    • WO 2008132204 A2 [0002]
    • WO 2006138378 A1 [0003]
    • US 2006/0284247 A1 [0003]
    • US 7420226 B2 [0003]
    • US 20070105274 A1 [0004, 0005]
    • US 20070105335 A1 [0004]
    • US 20070105256 A1 [0004]

Claims (9)

  1. Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen, im speziellen Fall von Gruppe III-Nitrid-Schichtstrukturen, zur Integration von III-V-Halbleiterbauelementen mit Siliziumhalbleiterbauelementen bei Anwendung der Silizium-CMOS-Prozesstechnologie durch folgende Verfahrensschrittfolge: Einsatz einer SOI-Siliziumscheibe mit durch Isolationsschichten (22, 26) voneinander elektrisch isolierten Bereichen der aktiven Siliziumschicht (24, 42) Abdecken von bestimmten nicht zu ätzenden Bereichen der aktiven Siliziumschicht (24, 42) mit Ätzpassivierungsschichten Erzeugung von Ätzgruben (28, 70) in den durch Ätzpassivierungsschichten nicht abgedeckten, voneinander elektrisch isolierten Bereichen der aktiven Siliziumschicht (24, 42) Herstellung einer monokristallinen III-V-Schicht in den Gruben (28, 70) durch ein MOCVD-Verfahren
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die aktive Siliziumschicht (24) eine kristallographische (100)-Orientierung hat und die Grube (28) mit einem isotrop wirkenden Ätzmittel geätzt wird.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die aktive Siliziumschicht (24) eine kristallographische (100)-Orientierung hat und die Grube (70) mit einem anisotrop wirkenden Ätzmittel geätzt wird, wobei {111}-orientierte Seitenflächen in der Grube (70) ausgebildet werden.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die aktive Siliziumschicht (24) eine kristallographische (111)-Orientierung hat und die Grube (28) mit einem isotrop wirkenden Ätzmittel geätzt wird.
  5. Verfahren nach Anspruch 1 oder einem der nachfolgenden Ansprüche 2 bis 4, dadurch gekennzeichnet, dass in der Grube (28, 43) eine Schichtenfolge mehrerer III-V-Schichten hergestellt wird.
  6. Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen, im speziellen Fall von Gruppe III-Nitrid-Schichtstrukturen, zur Integration von III-V-Halbleiterbauelementen mit Siliziumhalbleiterbauelementen bei Anwendung der Silizium-CMOS-Prozesstechnologie durch folgende Verfahrensschrittfolge: Einsatz einer SOI-Siliziumscheibe mit einer Substratscheibe und durch Isolationsschichten (22, 26) voneinander elektrisch isolierten Bereichen der aktiven Siliziumschicht (42) mit (100)-Orientierung. Abdecken von bestimmten nicht zu ätzenden Bereichen der aktiven Siliziumschicht (42) mit einer Ätzmaske bestehend aus einer SiO2-Schicht (29) und einer Nitridschicht (44) Erzeugung von Ätzgruben (43) in bestimmten durch die Ätzmaske nicht abgedeckten, voneinander elektrisch isolierten Bereichen der aktiven Siliziumschicht (42) unter vollständiger Beseitigung der aktiven Siliziumschicht (42) und des vertikal isolierenden vergrabenen Oxids (22) im Grubenbereich bis auf die Oberfläche der Substrat-Siliziumscheibe reichend Herstellung einer monokristallinen III-V-Schicht in der Grube (43) durch ein MOCVD-Verfahren
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Substratscheibe (40) eine kristallographische (111)-Orientierung hat und die Grube (43) mit isotrop wirkenden Ätzmitteln geätzt wird.
  8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Substrat eine kristallographische (100)-Orientierung hat und die Grube (43) zunächst mit einem isotrop wirkenden und nachfolgend zur Ausbildung von {111}-orientierten Seitenflächen mit einem anisotrop wirkenden Ätzmittel geätzt wird.
  9. Verfahren nach Anspruch 6 oder einem der nachfolgenden Ansprüche 7 oder 8, dadurch gekennzeichnet, dass in der Grube (43) eine Schichtenfolge mehrerer III-V-Schichten hergestellt wird.
DE102009051520.8A 2009-10-31 2009-10-31 Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen Active DE102009051520B4 (de)

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