JP2007335801A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】結晶性が良好なエピタキシャル成長層を得ることを可能にする。
【解決手段】結晶性を有する半導体層２と、半導体層上に設けられた第１絶縁膜４と、第１絶縁膜に設けられた、半導体層に通じる第１開口４ａを介して第１絶縁膜上に形成された第１エピタキシャル成長層２０と、第１エピタキシャル成長層上に設けられた第２絶縁膜２２と、第２絶縁膜に設けられた、第１エピタキシャル成長層に通じる第２開口２２ａを介して第２絶縁膜上に形成された第２エピタキシャル成長層２４と、を備えたことを特徴とする。
【選択図】図８

Description

本発明は、半導体装置およびその製造方法に関する。
従来からＳｉＯ２等の絶縁膜上に半導体結晶層を形成する技術が知られている。ＳｉＯ２膜上に形成されたＳｉ単結晶に形成された素子はＳＯＩ(silicon on insulator)素子として知られており、近年、低消費電力素子として用いられている。ＳＯＩ素子に利用されるＳＯＩ基板の形成方法としては、張り合わせ法、ＳＩＭＯＸ法、ＥＬＴＲＡＮ法等の基板全面に渡る形成方法が知られ製品化されている。また、基板面内の局所領域でＳｉ単結晶領域をＳｉＯ２膜上に形成する方法としては、ＳｉＯ２膜に開口部を形成しＳｉＯ２膜の下地のＳｉ単結晶領域を種部としエピタキシャル成長させ、Ｓｉ単結晶領域をＳｉＯ２膜上に乗り上げて形成する方法（横方向エピタキシャル成長技術）等も知られているが、エピタキシャル成長層の結晶性が張り合わせ法によって形成したＳＯＩ基板よりも劣っており実用化に不向きであった。
これまで素子の高速化を実現するために微細化が進められてきたが、この微細化も限界に達しつつある。微細化の限界以降の素子の高速化手法として、Ｓｉ以外の半導体材料を使う方法と、Ｓｉの異なる面方位を用いる方法とが検討されている。前者としては半導体材料にＧｅや化合物半導体の利用が検討されている。この理由はＳｉに比べてＧｅや化合物半導体の移動度が大きいためである。後者の例としては、異なる面方位のＳｉ基板にｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴをそれぞれ形成する方法が挙げられる。例えばｎ型ＭＯＳＦＥＴは面方位（１００）のＳｉ基板に作製し、ｐ型ＭＯＳＦＥＴは面方位（１１０）のＳｉ基板に作製する。
まず、Ｇｅ基板上に形成される素子の背景技術について説明する。低消費電力用素子の形成のためにはＣＭＯＳ化が必須である。そして、良好な絶縁性保護膜が形成可能でかつ電子移動度、正孔移動度が両方ともＳｉを超える材料はＧｅのみであることから、Ｇｅ基板上のＣＭＯＳ素子が期待される。しかし、Ｇｅ基板上にＣＭＯＳ素子を形成した場合においてもＩ／Ｏ等のアナログ素子はＳｉ基板上に形成した方が望ましい。このため、Ｓｉ半導体上に形成される素子とＧｅ半導体上に形成される素子との混載を実現する必要がある。Ｓｉ半導体上に形成される素子とＧｅ半導体上に形成される素子とを混載する場合、特許文献１に記載のように、Ｓｉ半導体領域とＧｅ半導体領域が一つの基板上に予め混在する構成も考えられる。しかし、ＳｉとＧｅの融点がそれぞれ１４１５℃、９３７℃と異なることを反映して導電型不純物(dopant)の活性化のための熱処理温度もＳｉ半導体領域とＧｅ半導体領域では異なる。このため、それぞれの素子の製造プロセス温度が異なり、製造プロセス温度の不整合が生じ、素子を製造する上で問題となる。
そこで、Ｓｉ基板上に素子を形成した後に、局所エピタキシャル成長によりＳｉ基板上にＧｅ領域を形成する方法が検討されている。例えば、非特許文献１ではＬＰＥ(Liquid Phase Epitaxy)によりＧｅ領域を形成する方法が検討されており、この方法で形成すると、結晶性が良好であると報告されている。しかし、ＳｉとＧｅの格子定数がそれぞれ０．５４３ｎｍ、０．５６５ｎｍと異なるためＳｉ基板とＧｅ領域の界面近傍のＧｅの結晶性は必然的に悪く、この領域を避けて素子を形成する必要がある。このため、素子形成可能な領域が減り、素子の集積化に不向きである。
また、非特許文献２では絶縁膜からなる領域で素子領域を囲んでやることで、素子領域の結晶性を向上させることが検討されている。これは非特許文献３に記載されているように絶縁膜からなる領域の厚さを厚くすることで結晶欠陥を絶縁膜の側壁で終端させることにより達成されるからであるが、非特許文献２の結晶性の報告を見る限りでは、結晶性向上の効果は限定的であり、歩留まりの点から問題である。
また、絶縁膜としてＳＯＩ基板の埋め込み酸化膜(ＢＯＸ(Buried Oxide) film)の利用が想定されるが、ＳＯＩ素子に用いられるＢＯＸ層の厚さは露光限界Ｆよりも薄い場合があり、非特許文献３に記載されているＳｉＯ２膜の膜厚ｈとＳｉＯ２膜で囲まれたエピタキシャル領域の開口幅ｌ（≧Ｆ）の間の関係ｈ＞ｌを満たすことが難しい。因みにＳｉ／Ｇｅ等の一般のヘテロ界面では格子定数が異なるために界面での応力および歪みのエネルギーが大きく、この歪エネルギーを開放し格子緩和するために界面で結晶欠陥が生じる。ＳｉやＧｅ等のダイヤモンド構造の結晶格子は（１１１）面を滑り面(slip plane)として持つことが特徴的であり、（１１１）面の〔１１０〕方向に転位を発生しやすい。そして（１１１）面と（１００）面の成す角は５４．７°であるが、滑り面内の転位の方向〔１１０〕と（１００）面の成す角４５°である。転位は滑り面内で運動することが可能であり、Ｓｉ／Ｇｅヘテロ界面で生じる結晶欠陥をＳｉＯ２層の側壁で終端させるための開口幅ｌとＳｉＯ２膜の膜厚ｈの幾何学的条件は、非特許文献３ではｈ＞ｌとなっている。
次に、異なる面方位のＳｉ基板上に形成するＣＭＯＳ素子の背景技術について説明する。これまで界面準位の最も小さい面方位（１００）のＳｉ基板上に素子が形成されてきたが、面方位（１１０）のＳｉ基板の〔１１０〕方向にチャネルを向けた場合に移動度が向上することが示されて以来、異なる面方位の利用が検討されている。エピタキシャル成長は種部の結晶性を反映するため、異なる面方位をもつチャネルを同一基板上に作製することは困難である。特許文献１では張り合わせ法により、面方位（１００）のＳｉ半導体層と面方位（１１０）のＳｉ半導体層とを同一基板上に作製する例が開示されている。製造コストを低減するには特許文献１のような張り合わせ法よりもエピタキシャル成長により形成する方が適しており、その場合、エピタキシャル成長層上に形成された素子の動作速度を高速にするためにエピタキシャル成長層の結晶性を良好なものとする必要がある。
特開２００６−１２９９５号公報 Y. Lin, et al., Appl. Phys. Lett. 84, 2563 (2004) E. A. Fitzgerald, et al., Tech. Dig. Int. Electron Devices Meet. 20.7 (2005) T. A. Langdo, et al., Appl. Phys. Lett. 76, 3700 (2000)
上記に説明した通り、高速なＣＭＯＳ素子の実現のためには異なる面方位もしくは異なる半導体材料を混載したチャネルの形成が必要である。格子定数が異なる物質が混在する系をエピタキシャル成長により形成する場合、接合面であるヘテロ界面近傍のエピタキシャル成長層において結晶欠陥が必然的に発生しエピタキシャル成長層の結晶性を劣化させるため、集積度を犠牲にすること無く結晶性の良好なエピタキシャル層を得ることが難しい。また、結晶性の劣化に伴い素子の動作速度が低下してしまうという問題があった。
また、種部とエピタキシャル成長部の物質が同一であるホモエピタキシャル成長においても、界面部の結晶性を悪く、上記ヘテロエピタキシャル成長と同様に集積度と高速動作を両立することは難しかった。
本発明は、上記事情を考慮してなされたものであって、結晶性が良好なエピタキシャル成長層を備えた半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置は、結晶性を有する半導体層と、前記半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜に設けられた、前記半導体層に通じる第１開口を介して前記第１絶縁膜上に形成された第１エピタキシャル成長層と、前記第１エピタキシャル成長層上に設けられた第２絶縁膜と、前記第２絶縁膜に設けられた、前記第１エピタキシャル成長層に通じる第２開口を介して前記第２絶縁膜上に形成された第２エピタキシャル成長層と、を備えたことを特徴とする。
また、本発明の第２の態様による半導体装置は、第１半導体層と、前記第１半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上の第１領域に設けられ前記第１半導体層と等価でない面方位を有する第２半導体層と、前記第２半導体層上に形成された第１導電型のＭＯＳＦＥＴと、前記第１絶縁膜上の第２領域に設けられた、前記第１半導体層に通じる第１開口を介して、前記第２領域上に形成された第１エピタキシャル成長層と、前記第１エピタキシャル成長層上に設けられた第２絶縁膜と、前記第２絶縁膜に設けられた、前記第１エピタキシャル成長層に通じる第２開口を介して前記第２絶縁膜上に形成された第２エピタキシャル成長層と、前記第２エピタキシャル成長層上に形成された第２導電型のＭＯＳＦＥＴと、を備えたことを特徴とする。
また、本発明の第３の態様による半導体装置の製造方法は、結晶性を有する半導体層上に設けられた第１絶縁膜に、前記半導体層に通じる第１開口を形成するステップと、前記第１開口を介して前記第１絶縁膜上に第１エピタキシャル成長層を形成するステップと、 前記第１エピタキシャル成長層上に第２絶縁膜を形成する工程と、前記第２絶縁膜に前記第１エピタキシャル成長層に通じる第２開口を形成するステップと、前記第２開口を介して前記第２絶縁膜上に第２エピタキシャル成長層を形成するステップと、を備えたことを特徴とする。
本発明によれば、結晶性が良好なエピタキシャル成長層を得ることができる。
以下に、本発明の実施形態について図面を参照しながら説明する。なお、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なっている。
（第１実施形態）
本発明の第１実施形態による半導体装置を図１乃至図８を参照して説明する。本実施形態の半導体装置は、支持基板とＳＯＩ層で面方位が異なるＳＯＩ基板を用いて、ＳＯＩ層上にｎ型ＭＯＳＦＥＴを形成し、支持基板の面方位を利用してＧｅ層を形成し、このＧｅ層上にｐ型ＭＯＳＦＥＴを形成した構成となっている。以下、本実施形態の半導体装置の製造方法を説明する。
まず、図１に示すように、面方位が（１１０）の単結晶シリコンからなる支持基板２と、埋め込み酸化膜（ＢＯＸ層）４と、面方位が（１００）の単結晶シリコンからなるＳＯＩ層６とを有するＳＯＩ基板１を用意する。そして、ｎ型ＭＯＳＦＥＴが形成される領域１００およびｐ型ＭＯＳＦＥＴが形成される領域１２０を素子分離するＳＴＩ(Shallow Trench Isolation)８をＳＯＩ層６に形成した後、ｎ型ＭＯＳＦＥＴが形成される領域１００およびｐ型ＭＯＳＦＥＴが形成される領域１２０のＳＯＩ層６上にゲート絶縁膜１０を形成する。続いて、ｐ型ＭＯＳＦＥＴが形成される領域１２０を図示しないレジストで覆う。その後、領域１００上にゲート電極１２を形成し、このゲート電極１２側部に絶縁体からなるゲート側壁１４を形成する。続いて、ゲート電極１２の両側のＳＯＩ層６にｎ型の不純物を注入することにより、ソース・ドレイン領域１６ａ、１６ｂを形成する（図１）。これにより、領域１００にｎ型ＭＯＳＦＥＴが形成される。
次に、領域１２０を覆っている上記レジストを除去した後、ｎ型ＭＯＳＦＥＴが形成された領域１００を例えば、図示しないレジストでマスクした後、図２に示すように、露光、エッチングプロセスによりｐ型ＭＯＳＦＥＴが形成される領域１２０のゲート絶縁膜１０、ＳＯＩ層６をエッチングにより除去し、更に埋め込み酸化膜４に鉛直方向（膜厚方向）の開口４ａを形成する。
以下の製造工程は、ｐ型ＭＯＳＦＥＴの形成についての説明となるので、ｐ型ＭＯＳＦＥＴが形成される領域１２０のみを図面上で表示する。
次に、図３に示すように、スパッタ法を用いて、上記開口４ａを埋め込むように、アモルファス状態のＧｅ層２０を基板全面に堆積する。そして、エピタキシャル成長させることにより、アモルファス状態のＧｅ層２０を、単結晶のＧｅ層２０に変える。続いて、リソグラフィー技術を用いて単結晶のＧｅ層２０をパターニングし、ｐ型ＭＯＳＦＥＴが形成される領域１２０のみに単結晶のＧｅ層２０を残置させる（図４）。
次に、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)装置を用いて、ＳｉＯ２膜２２を基板全面に堆積する（図５）。続いて、図６に示すように、底部に単結晶のＧｅ層２０が露出する鉛直方向の開口２２ａをＳｉＯ２膜２２に形成した後、スパッタ法を用いてこの開口２２ａを埋め込むように、アモルファス状態のＧｅ層を基板全面に堆積する。なお、ＳｉＯ２膜２２に形成される開口２２ａは、埋め込み酸化膜４に形成される開口４ａから膜面方向（膜厚方向と垂直な方向）に離れた位置に形成する。そして、エピタキシャル成長させることにより、アモルファス状態のＧｅ層を、単結晶のＧｅ層に変える。その後、リソグラフィー技術を用いて単結晶のＧｅ層をパターニングし、ｐ型ＭＯＳＦＥＴが形成される領域１２０のみに単結晶のＧｅ層を残置させ、単結晶のＧｅ領域２４を形成する（図６）。
次に、ＭＯＣＶＤ装置を用いて高誘電体からなるゲート絶縁膜２６（例えばＺｒシリケート膜）を基板全面に堆積する（図７）。その後、図８に示すように、ゲート絶縁膜２６上にゲート電極２８を形成する。そして、ゲート電極２８をマスクとして不純物をＧｅ領域２４にイオン注入することによりソース・ドレイン領域３２ａ、３２ｂを形成する。さらにゲート電極２８の側部に絶縁体からなるゲート側壁３０を形成する。これにより、Ｇｅ領域２４上にｐ型ＭＯＳＦＥＴを完成する（図８）。
このように、本実施形態においては、ｐ型ＭＯＳＦＥＴが形成されるエピタキシャル成長層であるＧｅ領域２４は、支持基板２から埋め込み酸化膜４に設けられた鉛直方向の開口４ａを介してエピタキシャル成長層であるＧｅ層２０が形成され、このＧｅ層からＳｉＯ２膜２２に設けられた鉛直方向の開口２２ａを介して形成されているため、種部となる開口４ａの底部の支持基板２とＧｅ層２０とのヘテロ接合面にたとえ結晶欠陥があっても、エピタキシャル成長中に形成される結晶欠陥が開口４ａ、２２ａによって上層に伝搬されるのを可及的に防止することが可能となり、Ｇｅ領域２４の最表面の結晶性は良好となる。そして、単結晶のＧｅ領域２４の面方位は、種部となる支持基板２のＳｉの（１１０）面の情報を反映して〔１１０〕方向を向いており、ｎ型ＭＯＳＦＥＴが形成された領域１００のＳｉの〔１００〕方向と異なっている。なお、開口４ａと開口２２ａが膜面方向（膜厚方向に垂直な方向）に離れて形成されているため、種部となる開口４ａの底部の支持基板２に接するＧｅ層２０に結晶欠陥が発生しても、単結晶のＧｅ領域２４の最表面に結晶欠陥が到達する確率を低減することができる。
以上説明したように、本実施形態によれば、結晶性が良好でかつ面方位および材料が異なるエピタキシャル成長層６、２４上にそれぞれ素子を形成することができ、素子の高速動作が可能となる。また、ｐ型ＭＯＳＦＥＴの形成領域１２０のほぼ全てに結晶性が良好なエピタキシャル成長層２４を形成することができるので、集積化が可能となる。また、本実施形態においては、Ｓｉ単結晶領域６上にｎ型ＭＯＳＦＥＴを形成した後、単結晶のＧｅ領域２４を形成し、このＧｅ領域２４上にｐ型ＭＯＳＦＥＴを形成しているため、Ｓｉ半導体上に形成される素子と、Ｇｅ半導体上に形成される素子とを混載した場合に問題となるプロセス温度の不整合性を解消することができる。
なお、本実施形態においては、種部すなわち支持基板２の結晶方位はｎ型ＭＯＳＦＥＴが形成された領域と独立に任意に取ることが可能である。また、種部は必ずしもＳｉ単結晶である必要は無く、Ｓｉ多結晶やシリサイド、金属、またはアルミナ等の絶縁性結晶等、一般の結晶性を持った物質でも良い。
なお、本実施形態においては、Ｇｅの単結晶化は、エピタキシャル成長を用いてアモルファス状態のＧｅ層の堆積直後に行ったが、Ｇｅ層２０をアモルファス状態のままにして、アモルファス状態のＧｅ領域２４を形成した後でかつ不純物のイオン注入前に行っても良いし、またはイオン注入後に行っても良い。これらの場合には、エピタキシャル成長が１回で済むという利点がある。また、エピタキシャル成長の代わりに、９４０℃の液相成長（ＬＰＥ(liquid phase Epitaxy)）により形成してもよい。
また、一般にＧｅはＳｉに比べて熱伝導性が悪い。例えば、雰囲気温度が２７℃における熱伝導度はＳｉが１．５Ｗ／ｃｍ℃であるのに対してＧｅは０．６Ｗ／ｃｍ℃である。更にＳＯＩ素子の素子領域は更に悪い熱伝導度（０．０１４Ｗ／ｃｍ℃）を有するＳｉＯ２からなる埋め込み絶縁層４およびＳＴＩ層８に囲まれているため、熱がこもり易い。このため、ＧｅからなるＳＯＩ層上に形成された素子は、動作時の温度上昇に伴い素子の動作速度が低下する。
これに対して、本実施形態においては、Ｇｅ領域２４上に形成されたｐ型ＭＯＳＦＥＴはＧｅ領域２４で発生した熱がＳｉ支持基板２に放出されるため、素子の高速動作を持続できる。
なお、本実施形態ではＧｅ領域２４上の絶縁膜２２としては、ＭＯＣＶＤ装置を用いて堆積した膜を使用したが、他の堆積装置を用いて堆積した膜でも良く、また、Ｇｅを酸化あるいは窒化することにより絶縁膜２２を形成しても良い。特に絶縁膜２２がＳｉ３Ｎ４、またはＧｅ３Ｎ４からなる場合や、Ｓｉ、Ｇｅ、Ｓｉ酸化物、Ｇｅ酸化物を窒化した場合はエピタキシャル層の結晶性が良好であることが期待される。
本実施形態では、エピタキシャル成長領域の物質としてＧｅの場合を示したが、Ｓｉや任意組成のＳｉＧｅ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＩｎＰ等のＩＩＩ−Ｖ族半導体等の物質でも良く、面方位も支持基板の面方位を選択することで任意に調節可能である。また原理的には第１のエピタキシャル成長層２０と第２のエピタキシャル成長層２４の物質や組成を変えることが可能である。更に、本実施形態ではエピタキシャル成長層が２層の場合を示したが、２層以上の場合も原理的には可能である。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を、図９を参照して説明する。
本実施形態の半導体装置は、第１実施形態の半導体装置とほぼ同一であるが、エピタキシャル成長層２０の膜厚Ｍと、絶縁膜２２に形成される開口と埋め込み酸化膜層４に形成される開口４ａとの膜面方向の距離Ｌが下記条件を満たしている。具体的には、エピタキシャル成長層２０の膜厚ｔｅｐと、絶縁膜４、２２に開口された開口間距離Ｌとの間に、
ｔｅｐ＜Ｌ×ｔａｎθ
なる関係が成り立っている。ここでθは滑り面４０となる（１１１）面とエピタキシャル成長層２０の膜面との成す角で、エピタキシャル成長層２０の面方位が（１００）の場合は５４．７°、（１１０）の場合は３５．３°、（１１１）の場合は７０．５°である。一般に結晶欠陥は滑り面に沿って発生するので、本実施形態のような幾何学的配置にすることにより、開口４ａからの滑り面４０が開口２２ａに到達する前に絶縁膜２２に到達させることが可能となる。このため、開口４ａのヘテロ界面で形成された結晶欠陥は開口２２ａに到達せずに絶縁膜２２で終端させることができ、Ｇｅ領域２４における結晶欠陥の発生を抑制することできる。
以上説明したように、本実施形態の半導体装置は、第１実施形態の半導体装置に比べて更にＧｅ領域２４における結晶欠陥の発生を抑制することができる。
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を、図１０を参照して説明する。
本実施形態の半導体装置は、第１実施形態の半導体装置とほぼ同一であるが、エピタキシャル層２０の膜厚ｔｅｐと、絶縁膜４の厚さｔｉｎと、埋め込み酸化膜層４に形成される開口４ａの開口幅ｗ１との間に
（ｔｉｎ＋ｔｅｐ）≧ｗ１×ｔａｎθ
なる関係を満たし、
かつ開口４ａの鉛直上方に、絶縁膜２２に形成される開口の少なくとも一部が存在する条件を満たしている。
ここでθは（１１１）面４０とエピタキシャル層２０の成す角で、エピタキシャル層２０の面方位が（１００）の場合は５４．７°、エピタキシャル層２０の面方位が（１１０）の場合は３５．３°、エピタキシャル層２０の面方位が（１１１）の場合は７０．５°である。但し、（１１０）の場合は滑り面（１１１）が（１１０）面と９０°、つまり鉛直に形成される場合もあり、この場合は開口部を素子領域に作成しないことが必要となる。
本実施形態のような幾何学的配置をすることにより、開口４ａのヘテロ界面で形成された滑り面４０上の結晶欠陥は開口２２ａに到達せずに絶縁膜２２で終端させることができ、Ｇｅ領域２４における結晶欠陥の発生を抑制することできる。
以上説明したように、本実施形態の半導体装置は、第１実施形態の半導体装置に比べて更にＧｅ領域２４における結晶欠陥の発生を抑制することができる。
また、本実施形態においては、絶縁膜４、２２の開口の形成に同一マスクを使用することができるため製造コストが低減することができる。
（第４実施形態）
次に、本発明の第４実施形態の半導体装置を、図１１を参照して説明する。
本実施形態の半導体装置は、第１実施形態の半導体装置において、開口４ａと、開口２２ａの平面図上の幾何学配置を規定したものである。本実施形態においては、図１１に示すように開口４ａがドレイン領域３２ｂ直下に形成され、開口２２ａがソース領域３２ａの直下に形成されている。ＭＯＳＦＥＴのドレイン側はソース側よりも空乏層の幅が広く、空乏層中の結晶欠陥は接合リークを増大させ消費電力を増加させる。このため、本実施形態のように、ＭＯＳＦＥＴが形成されるＧｅ領域２４の表面に近い開口２２ａをソース領域３２ａ側に配置することでこの問題を回避できる。
特に、図１２に示す本実施形態の第１変形例のように、開口４ａ、２２ａを対角に配置することで開口４ａ、２２ａ間の距離を離すことができ、結晶欠陥が最表面のエピタキシャル層２４に到達する確率を低減できる。
また、本実施形態の第２変形例のように、図１１に示す開口の位置関係が逆の場合、つまり、開口２２ａがドレイン領域３２ｂの直下に形成され、開口４ａがソース領域３２ａの直下に形成されている場合は、チャネルが形成されるエピタキシャル成長層２４の開口２２ａからドレイン領域を離すことができるため、開口周辺の結晶欠陥の影響を受けづらくなり良好なｐｎ接合を形成することができる場合がある。
また、図１３に示す本実施形態の第３変形例のように、開口４ａ、２２ａをソース領域３２ａまたはドレイン領域３２ｂの一方に集中して設けてもよい。この場合で、開口４ａ、２２ａ間の距離が短いため素子動作時に発生する熱を支持基板に逃がしやすく安定な動作を実現可能である。
また、図１４に示す本実施形態の第４変形例のように、ソース領域３２ａおよびドレイン領域３２ｂにそれぞれ開口が複数個形成された構成となっている。すなわち、絶縁膜２２に形成される開口２２ａ１、２２ａ２がソース領域３２ａに形成され、絶縁膜４に形成される開口４ａ１、４ａ２がドレイン領域３２ｂに形成された構成となっている。このような構成とすることにより、エピタキシャル成長時間を短くすることができる。
また、図１５に示す本実施形態の第５変形例のように、開口４ａの直上に開口２２ａが
位置するとともに、これらの開口４ａ、２２ａはソース領域３２ａ側に形成してもよい。なお、この変形例は、第３実施形態の半導体装置における開口４ａ、２２ａの位置を規定してものと見なすこともできる。本変形例においては、第３実施形態の場合と同様に開口を形成するためのマスクを１枚に省略可能である。
また、図１６に示す本実施形態の第６変形例のように、開口４ａの直上に開口２２ａが
位置するとともに、これらの開口４ａ、２２ａはゲート電極２８の直下に形成してもよい。この場合は、開口４ａ、２２ａが素子のほぼ中央に位置しているため、横方向のエピタキシャル成長の長さを短くでき、結晶性が良好なエピタキシャル層を実現し易い。なお、本変形例も第５変形例と同様に、開口を形成するためのマスクを１枚に省略可能である。
（第５実施形態）
次に、本発明の第５実施形態による半導体装置を、図１７乃至図２２を参照して説明する。本実施形態の半導体装置は、第１実施形態の半導体装置において、Ｇｅのエピタキシャル成長層２０、２４をＳｉのエピタキシャル成長層２１、２５にそれぞれ換えた構成となっている。
本実施形態の半導体装置は、以下のようにして形成される。
まず、埋め込み酸化膜４に開口４ａを形成するまでは、第１実施形態で説明した場合と同様に形成する。
次に、図１７に示すように、スパッタ法を用いて、上記開口４ａを埋め込むように、アモルファス状態のＳｉ層２１を基板全面に堆積する。そして、エピタキシャル成長させることにより、アモルファス状態のＳｉ層２１を、単結晶のＳｉ層２１に変える。続いて、リソグラフィー技術を用いて単結晶のＳｉ層２１をパターニングし、ｐ型ＭＯＳＦＥＴが形成される領域１２０のみに単結晶のＳｉ層２１を残置させる（図１８）。
次に、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)装置を用いて、ＳｉＯ２膜２２を基板全面に堆積する（図１９）。続いて、図２０に示すように、底部に単結晶のＧｅ層２０が露出する鉛直方向の開口２２ａをＳｉＯ２膜２２に形成した後、スパッタ法を用いてこの開口２２ａを埋め込むように、アモルファス状態のＳｉ層を基板全面に堆積する。なお、ＳｉＯ２膜２２に形成される開口２２ａは、埋め込み酸化膜４に形成される開口４ａから膜面方向に離れた位置に形成する。そして、エピタキシャル成長させることにより、アモルファス状態のＳｉ層を、単結晶のＳｉ層に変える。その後、リソグラフィー技術を用いて単結晶のＳｉ層をパターニングし、ｐ型ＭＯＳＦＥＴが形成される領域１２０のみに単結晶のＳｉ層を残置させ、単結晶のＳｉ領域２４を形成する（図２０）。このとき、Ｓｉ領域２４は、第１実施形態の場合と同様に、支持基板２の面方位（１１０）と同じ面方位を有している。
次に、ＭＯＣＶＤ装置を用いて高誘電体からなるゲート絶縁膜２６（例えばＺｒシリケート膜）を基板全面に堆積する（図２１）。その後、図２２に示すように、ゲート絶縁膜２６上にゲート電極２８を形成する。そして、ゲート電極２８をマスクとして不純物をＳ
ｉ領域２５にイオン注入することによりソース・ドレイン領域３２ａ、３２ｂを形成する。さらにゲート電極２８の側部に絶縁体からなるゲート側壁３０を形成する。これにより、面方位が（１１０）面となるＳｉ領域２４上にｐ型ＭＯＳＦＥＴを完成する（図２２）。
本実施形態の半導体装置も、第１実施形態と同様に、結晶性が良好でかつ面方位が異なるＳｉエピタキシャル成長層６、２５上にそれぞれ素子を形成することができ、素子の高速動作が可能となる。また、ｐ型ＭＯＳＦＥＴの形成領域１２０のほぼ全てに結晶性が良好なエピタキシャル成長層２５を形成することができるので、集積化が可能となる。
なお、本実施形態の半導体装置において、開口４ａと、開口２２ａとの幾何学的関係を第２乃至第４実施形態で説明したようにしてもよいことは云うまでもない。
以上説明したように、本発明の各実施形態によれば、結晶性が良いエピタキシャル成長層に素子を形成することができるので、素子の高速動作が可能となる。
本発明の第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第２実施形態による半導体装置を説明する断面図。 本発明の第３実施形態による半導体装置を説明する断面図。 本発明の第４実施形態による半導体装置の平面図。 第４実施形態の第１変形例による半導体装置の平面図。 第４実施形態の第３変形例による半導体装置の平面図。 第４実施形態の第４変形例による半導体装置の平面図。 第４実施形態の第５変形例による半導体装置の平面図。 第４実施形態の第６変形例による半導体装置の平面図。 本発明の第５実施形態による半導体装置の製造工程を示す断面図。 第５実施形態による半導体装置の製造工程を示す断面図。 第５実施形態による半導体装置の製造工程を示す断面図。 第５実施形態による半導体装置の製造工程を示す断面図。 第５実施形態による半導体装置の製造工程を示す断面図。 第５実施形態による半導体装置の製造工程を示す断面図。
符号の説明
１ ＳＯＩ基板
２ 支持基板
４ 埋め込み酸化膜
４ａ 開口
６ ＳＯＩ層
８ ＳＴＩ
１０ ゲート絶縁膜
１２ ゲート電極
１４ ゲート側壁
１６ａ ソース領域
１６ｂ ドレイン領域
２０ Ｇｅのエピタキシャル成長層
２１ Ｓｉのエピタキシャル成長層
２２ ＳｉＯ２
２２ａ 開口
２４ Ｇｅのエピタキシャル成長領域
２５ Ｓｉのエピタキシャル成長領域
２６ 高誘電体からなるゲート絶縁膜
２８ ゲート電極
３０ ゲート側壁
３２ａ ソース領域
３２ｂ ドレイン領域

Claims (18)

  1. 結晶性を有する半導体層と、
    前記半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜に設けられた、前記半導体層に通じる第１開口を介して前記第１絶縁膜上に形成された第１エピタキシャル成長層と、
    前記第１エピタキシャル成長層上に設けられた第２絶縁膜と、
    前記第２絶縁膜に設けられた、前記第１エピタキシャル成長層に通じる第２開口を介して前記第２絶縁膜上に形成された第２エピタキシャル成長層と、
    を備えたことを特徴とする半導体装置。
  2. 前記第１開口と前記第２開口とは膜面方向に離れて設けられ、
    前記第１エピタキシャル成長層の膜厚をｔｅｐ、前記第１エピタキシャル成長層における前記第１および第２開口間の膜面方向の距離をＬ、前記第１エピタキシャル成長層の滑り面と、前記第１エピタキシャル成長層の膜面とのなす角をθとしたとき、
    ｔｅｐ＜Ｌ×ｔａｎθ
    なる関係を満たすことを特徴とする請求項１記載の半導体装置。
  3. 前記第２開口は膜厚方向からみたときに前記第１開口と少なくとも部分的にオーバーラップするように設けられ、
    前記第１エピタキシャル成長層の膜厚をｔｅｐ、前記第１絶縁膜の膜厚をｔｉｎ、前記第１エピタキシャル成長層の滑り面と前記第１エピタキシャル成長層の膜面とのなす角をθ、前記第１開口の開口幅をｗ１としたとき、
    （ｔｉｎ＋ｔｅｐ）≧ｗ１×ｔａｎθ
    なる関係を満たすことを特徴とする請求項１記載の半導体装置。
  4. 前記半導体層は単結晶層であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第１および第２エピタキシャル成長層は前記半導体層よりも融点が低いことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記半導体層は主成分がＳｉであり、前記第１および第２エピタキシャル成長層は主成分がＧｅであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記第２エピタキシャル成長層上に形成されたＭＯＳＦＥＴを更に備えたことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 第１半導体層と、
    前記第１半導体層上に設けられた第１絶縁膜と、
    前記第１絶縁膜上の第１領域に設けられ前記第１半導体層と等価でない面方位を有する第２半導体層と、
    前記第２半導体層上に形成された第１導電型のＭＯＳＦＥＴと、
    前記第１絶縁膜上の第２領域に設けられた、前記第１半導体層に通じる第１開口を介して、前記第２領域上に形成された第１エピタキシャル成長層と、
    前記第１エピタキシャル成長層上に設けられた第２絶縁膜と、
    前記第２絶縁膜に設けられた、前記第１エピタキシャル成長層に通じる第２開口を介して前記第２絶縁膜上に形成された第２エピタキシャル成長層と、
    前記第２エピタキシャル成長層上に形成された第２導電型のＭＯＳＦＥＴと、
    を備えたことを特徴とする半導体装置。
  9. 前記第１開口と前記第２開口とは膜面方向に離れて設けられ、
    前記第１エピタキシャル成長層の膜厚をｔｅｐ、前記第１エピタキシャル成長層における前記第１および第２開口間の膜面方向の距離をＬ、前記第１エピタキシャル成長層の滑り面と、前記第１エピタキシャル成長層の膜面とのなす角をθとしたとき、
    ｔｅｐ＜Ｌ×ｔａｎθ
    なる関係を満たすことを特徴とする請求項８記載の半導体装置。
  10. 前記第２開口は膜厚方向からみたときに前記第１開口と少なくとも部分的にオーバーラップするように設けられ、
    前記第１エピタキシャル成長層の膜厚をｔｅｐ、前記第１絶縁膜の膜厚をｔｉｎ、前記第１エピタキシャル成長層の滑り面が形成されやすい面と前記第１エピタキシャル成長層の膜面とのなす角をθ、前記第１開口の開口幅をｗ１としたとき、
    （ｔｉｎ＋ｔｅｐ）≧ｗ１×ｔａｎθ
    なる関係を満たすことを特徴とする請求項８記載の半導体装置。
  11. 前記第１半導体層は単結晶層であることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置。
  12. 前記第１および第２エピタキシャル成長層は前記第１半導体層よりも融点が低いことを特徴とする請求項８乃至１１のいずれかに記載の半導体装置。
  13. 前記第１および第２半導体層は主成分がＳｉであり、前記第１および第２エピタキシャル成長層は主成分がＧｅであることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置。
  14. 前記第１および第２半導体層は主成分がＳｉであり、前記第１および第２エピタキシャル成長層は主成分がＳｉであることを特徴とする請求項８乃至１１のいずれかに記載の半導体装置。
  15. 結晶性を有する半導体層上に設けられた第１絶縁膜に、前記半導体層に通じる第１開口を形成するステップと、
    前記第１開口を介して前記第１絶縁膜上に第１エピタキシャル成長層を形成するステップと、
    前記第１エピタキシャル成長層上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜に前記第１エピタキシャル成長層に通じる第２開口を形成するステップと、
    前記第２開口を介して前記第２絶縁膜上に第２エピタキシャル成長層を形成するステップと、
    を備えたことを特徴とする半導体装置の製造方法。
  16. 前記第１および第２エピタキシャル成長層は前記半導体層よりも融点が低いことを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記半導体層は主成分がＳｉであり、前記第１および第２エピタキシャル成長層は主成分がＧｅであることを特徴とする請求項１５または１６記載の半導体装置。
  18. 前記半導体層は主成分がＳｉであり、前記第１および第２エピタキシャル成長層は主成分がＳｉであることを特徴とする請求項１５記載の半導体装置。
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