CN115763232A - 外延结构、半导体器件及制备方法 - Google Patents

Abstract

本申请实施例涉及一种外延结构的制备方法、外延结构、半导体器件的制备方法以及半导体器件，通过在衬底上外延生长缓冲层；在缓冲层上外延生长第一高阻半导体层；去除部分第一高阻半导体层，形成至少两个从第一高阻半导体层的上表面延伸至第一高阻半导体层内部的凹槽，至少两个凹槽包括第一凹槽和第二凹槽，其中，第一高阻半导体层位于第一凹槽和第二凹槽之间的部分未被去除而形成隔离侧墙；在第一高阻半导体层上外延生长低阻半导体层；在低阻半导体层的位于第一凹槽内的部分之上外延生长第一器件材料层，第一器件材料层与低阻半导体层采用不同的半导体材料形成；如此，实现在同一衬底上集成至少两种需要不同半导体材料制成的器件。

Description

外延结构、半导体器件及制备方法

技术领域

本申请涉及半导体技术领域，特别是涉及一种外延结构的制备方法、外延结构、半导体器件的制备方法以及半导体器件。

背景技术

随着消费类电子产品、航空航天电子、军事电子等技术的飞速发展，作为现代信息技术核心的半导体器件必须最大限度地实现小型化、轻量化、高密度化及高可靠性。在一片衬底上集成多种器件，不仅可以使得器件整体体积减小，而且可以解决芯片外部互联线带来的寄生电容问题，提高器件整体性能。然而，在关注到诸多优势的同时，如何攻克工艺上的难关成为本领域技术人员需要解决的首要问题。

以氮化镓(GaN)器件和氧化镓(Ga₂O₃)器件为例，由于氮化镓和氧化镓均属于宽禁带半导体材料，具有高击穿电压的特征，因而将氮化镓器件和氧化镓器件垂直级联可以形成增强型的功率器件。然而，在具体工艺方面，由于氮化镓器件和氧化镓器件所需的外延层材料不同，如何在一片衬底上既形成氮化镓外延层又形成氧化镓外延层，同时还要在二者之间形成隔离结构，避免两个器件在电性能上相互干扰，这具有巨大的挑战。目前，现有技术中提出的一种单片集成方法是，先在衬底上外延生长氧化镓，再将一部分氧化镓材料去除暴露出衬底，然后在衬底被暴露的区域再外延生长氮化镓，这不仅造成了严重的材料浪费，工艺过程也十分复杂；更突出的问题是，在采用氮化硅(SiN)等高介电常数(高K)的材料形成两器件之间的隔离结构时，如果两器件之间的缝隙过小，则高K材料的填充难度非常大，无法保证高K材料能够有效地填充，进而无法保证隔离效果；为了避免隔离失效，往往需要留出较大的缝隙，然而这又限制了器件的进一步小型化。

发明内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种外延结构的制备方法、外延结构、半导体器件的制备方法以及半导体器件。

第一方面，本申请实施例提供了一种外延结构的制备方法，所述方法包括：

在衬底上外延生长缓冲层；

在所述缓冲层上外延生长第一高阻半导体层；

去除部分所述第一高阻半导体层，形成至少两个从所述第一高阻半导体层的上表面延伸至所述第一高阻半导体层内部的凹槽，至少两个所述凹槽包括第一凹槽和第二凹槽，其中，所述第一高阻半导体层位于所述第一凹槽和所述第二凹槽之间的部分未被去除而形成隔离侧墙；

在所述第一高阻半导体层上外延生长低阻半导体层；

在所述低阻半导体层的位于所述第一凹槽内的部分之上外延生长第一器件材料层，所述第一器件材料层与所述低阻半导体层采用不同的半导体材料形成。

结合本申请的第一方面，在一可选实施方式中，所述第一器件材料层为氧化镓基半导体材料层，所述低阻半导体层为氮化镓基半导体材料层。

结合本申请的第一方面，在一可选实施方式中，

所述在衬底上外延生长缓冲层后，所述方法还包括：去除部分所述缓冲层，形成至少两个暴露出所述衬底的通孔；

所述在所述缓冲层上外延生长第一高阻半导体层，包括：在剩余的所述缓冲层上和所述衬底通过至少两个所述通孔而暴露出的区域上外延生长第一高阻半导体层。

结合本申请的第一方面，在一可选实施方式中，

所述去除部分所述第一高阻半导体层，包括：去除形成在剩余的所述缓冲层上的部分第一高阻半导体层。

结合本申请的第一方面，在一可选实施方式中，所述在所述第一高阻半导体层上外延生长低阻半导体层后，所述方法还包括：

去除形成在所述隔离侧墙上的低阻半导体层；

在剩余的所述低阻半导体层上和所述隔离侧墙上外延生长第二高阻半导体层；

去除部分所述第二高阻半导体层，形成至少两个暴露出所述低阻半导体层的开口，至少两个所述开口包括第一开口和第二开口，其中，所述第一开口位于所述第一凹槽上方，所述第二开口位于所述第二凹槽上方；

所述第一器件材料层沿所述低阻半导体层的通过所述第一开口暴露的部分外延生长。

结合本申请的第一方面，在一可选实施方式中，所述方法还包括：

在所述低阻半导体层的位于所述第二凹槽内的部分之上外延生长第二器件材料层，所述第二器件材料层与所述第一器件材料层采用不同的半导体材料形成。

结合本申请的第一方面，在一可选实施方式中，所述第一器件材料层为氧化镓层，所述低阻半导体层为氮化镓层，所述第二器件材料层为铝镓氮层。

结合本申请的第一方面，在一可选实施方式中，所述第一高阻半导体层的材料为碳掺杂和/或铁掺杂的氮化镓。

第二方面，本申请实施例提供了一种外延结构，包括：

衬底；

位于所述衬底上的缓冲层；

位于所述缓冲层上的第一高阻半导体层；

从所述第一高阻半导体层的上表面延伸至所述第一高阻半导体层内部的至少两个凹槽，至少两个所述凹槽包括第一凹槽和第二凹槽，其中，所述第一高阻半导体层位于所述第一凹槽和所述第二凹槽之间的部分形成为隔离侧墙；

位于所述第一凹槽内和所述第二凹槽内的低阻半导体层；

在所述低阻半导体层的位于所述第一凹槽内的部分之上形成的第一器件材料层，所述第一器件材料层与所述低阻半导体层采用不同的半导体材料形成。

结合本申请的第二方面，在一可选实施方式中，所述第一器件材料层为氧化镓基半导体材料层，所述低阻半导体层为氮化镓基半导体材料层。

结合本申请的第二方面，在一可选实施方式中，还包括：

至少两个贯穿所述缓冲层的通孔；

所述第一高阻半导体层还位于所述通孔内，且与所述衬底连接。

结合本申请的第二方面，在一可选实施方式中，所述低阻半导体层在所述衬底平面上的垂直投影落入所述缓冲层在所述衬底平面上的垂直投影的范围内。

结合本申请的第二方面，在一可选实施方式中，还包括：

覆盖在所述低阻半导体层和所述隔离侧墙上的第二高阻半导体层；

至少两个贯穿所述第二高阻半导体层的开口，至少两个所述开口包括第一开口和第二开口，其中，所述第一开口位于所述第一凹槽上方，所述第二开口位于所述第二凹槽上方；

所述第一器件材料层通过所述第一开口与所述低阻半导体层连接。

结合本申请的第二方面，在一可选实施方式中，还包括：

在所述低阻半导体层的位于所述第二凹槽内的部分之上外延生长的第二器件材料层，所述第二器件材料层与所述第一器件材料层采用不同的半导体材料形成。

结合本申请的第二方面，在一可选实施方式中，所述第一器件材料层为氧化镓层，所述低阻半导体层为氮化镓层，所述第二器件材料层为铝镓氮层。

结合本申请的第二方面，在一可选实施方式中，所述第一高阻半导体层的材料为碳掺杂和/或铁掺杂的氮化镓。

第三方面，本申请实施例提供了一种半导体器件的制备方法，所述方法包括如上述第一方面中任意一项所述的外延结构的制备方法中的步骤，或者包括利用上述第二方面中任意一项所述的外延结构制备半导体器件。

第四方面，本申请实施例提供了一种半导体器件，包括上述第二方面中任意一项所述的外延结构，或者利用上述第二方面中任意一项所述的外延结构制备得到。

本申请实施例所提供的外延结构的制备方法、外延结构、半导体器件的制备方法以及半导体器件，通过在衬底上外延生长缓冲层；在缓冲层上外延生长第一高阻半导体层；去除部分第一高阻半导体层，形成至少两个从第一高阻半导体层的上表面延伸至第一高阻半导体层内部的凹槽，至少两个凹槽包括第一凹槽和第二凹槽，其中，第一高阻半导体层位于第一凹槽和第二凹槽之间的部分未被去除而形成隔离侧墙；在第一高阻半导体层上外延生长低阻半导体层；在低阻半导体层的位于第一凹槽内的部分之上外延生长第一器件材料层，第一器件材料层与低阻半导体层采用不同的半导体材料形成；如此，通过第一凹槽和第二凹槽可以定义出两个分别用于形成不同器件的区域，其中，位于第一凹槽之上的第一器件材料层可以用于形成第一器件，而位于第二凹槽之上的低阻半导体层可以用于形成第二器件，从而实现在同一衬底上集成至少两种需要不同半导体材料制成的器件，工艺过程中材料浪费较少，降低了生产成本；第一凹槽和第二凹槽之间通过第一高阻半导体层(具体为隔离侧墙)隔离，不仅可以保障后续制备的各器件之间电气隔离，而且无需采用进行深槽填充，降低了工艺难度，有利于实现器件的小型化。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的外延结构的制备方法的流程示意图；

图2至图11为具体示例中外延结构在制备过程中的剖面结构示意图；

图12为具体示例中半导体器件在制备过程中的剖面结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……之下”、“在……上”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

首先，请参考图1。本申请一实施例提供了一种外延结构的制备方法，该方法包括：

步骤101，在衬底上外延生长缓冲层；

步骤102，在缓冲层上外延生长第一高阻半导体层；

步骤103，去除部分第一高阻半导体层，形成至少两个从第一高阻半导体层的上表面延伸至第一高阻半导体层内部的凹槽，至少两个凹槽包括第一凹槽和第二凹槽，其中，第一高阻半导体层位于第一凹槽和第二凹槽之间的部分未被去除而形成隔离侧墙；

步骤104，在第一高阻半导体层上外延生长低阻半导体层；

步骤105，在低阻半导体层的位于第一凹槽内的部分之上外延生长第一器件材料层，第一器件材料层与低阻半导体层采用不同的半导体材料形成。

其中，衬底的材料可以包括至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或者在本领域已知的其他半导体材料，还可以采用其他含半导体材料的衬底。具体地，例如可以采用硅衬底、锗衬底、蓝宝石衬底、碳化硅衬底、氮化镓衬底、氧化镓衬底等。

缓冲层的作用在于降低衬底材料与第一高阻半导体层材料之间的晶格失配，同时为第一高阻半导体层的外延生长提供成核层。

第一高阻半导体层又可以称为第一绝缘半导体层，一方面采用半导体材料，从而为后续层叠在第一高阻半导体层上的其他半导体层提供外延生长的基础；另一方面尽可能降低半导体材料的导电率，形成能够阻挡载流子移动的高阻层，以便在不同器件之间形成绝缘隔离。降低半导体材料的导电率可以通过不掺杂(即形成本征半导体层)、绝缘的P型掺杂(如对氮化镓进行碳掺杂或铁掺杂等)、掺入氧元素等方法中的一种或多种的组合实现。

第一凹槽和第二凹槽可以定义出两个分别用于形成不同器件的区域，其中，位于第一凹槽之上的第一器件材料层可以用于形成第一器件，而位于第二凹槽之上的低阻半导体层可以用于形成第二器件，从而实现在同一衬底上集成至少两种需要不同半导体材料制成的器件，工艺过程中材料浪费较少，降低了生产成本。

应当理解，这里仅以第一凹槽和第二凹槽作为至少两个凹槽中的代表加以说明，至少两个凹槽当然还包括第三凹槽，甚至第四凹槽、第五凹槽等。各凹槽可以分别对应形成不同种器件，也可以一部分凹槽对应形成一种器件，另一部分凹槽对应形成另一种器件，本申请对此不做具体限定。

低阻半导体层又可以称为导电半导体层，比如通过N型或P型掺杂提高半导体材料的导电性能。低阻半导体层为后续器件的制备提供基底材料。

第一器件材料层采用不同于低阻半导体层材料的半导体材料制成，从而用于制备不同种类的半导体器件。

采用第一高阻半导体层作为各器件之间电学隔离结构，不仅有效避免了各器件在电性能上的相互干扰，而且无需进行深槽填充，降低了工艺难度，有利于实现器件的小型化。

本申请各实施例中提及的外延生长可以采用MOCVD(Metal Organic ChemicalVapor Deposition，金属有机化学气相沉积)工艺实现。

作为一种可选的实施方式，第一器件材料层为氧化镓基半导体材料层，低阻半导体层为氮化镓基半导体材料层。示例性地，第一器件材料层为氧化镓层，低阻半导体层为氮化镓层。

在氮化镓上外延生长氧化镓产生的晶格失配比在硅或蓝宝石等衬底上直接外延生长氧化镓产生的晶格失配要小得多，从而，先在凹槽内生长氮化镓基半导体材料层，有利于提高第一器件材料层的结晶质量，即有利于生长出高质量的氧化镓基半导体材料层，进而提高器件性能。此外，氧化镓基半导体材料的散热性较差，氮化镓基半导体材料层形成在氧化镓基半导体材料层的下方，有助于将第一器件工作时产生的热量散出，避免温度过高对器件造成不利影响。

氧化镓和氮化镓两种材料的禁带宽度都比较大，适合制备耐击穿需求较高的高功率器件。比如，利用第一凹槽制备Ga₂O₃ FET(Field Effect Transistor，场效应晶体管)，利用第二凹槽制备GaN HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)。此外，氧化镓和氮化镓都可以用来制作光学器件。比如，利用第一凹槽制备日盲光电探测器，利用第二凹槽制备紫外光电探测器等。当然，还可以采用二者之一制作光学器件，另一制备功率器件。比如，一个被制作成光电探测器，另一个被制备成功率放大器或者功率开关元件，从而组合形成光电器件，将光信号转换成电信号，再将电信号放大后输入，或者利用转换后的电信号控制功率开关元件的开启和关断，形成光电隔离。

进一步地，对应于低阻半导体层为氮化镓层，缓冲层的材料也可以包括氮化镓。

作为一种可选的实施方式，第一高阻半导体层的材料为碳掺杂和/或铁掺杂的氮化镓。在氮化镓中掺入碳和/或铁，将会引入大量缺陷，使得材料电阻升高，形成高阻半导体层。

作为一种可选的实施方式，该方法还包括：在低阻半导体层的位于第二凹槽内的部分之上外延生长第二器件材料层，第二器件材料层与第一器件材料层采用不同的半导体材料形成。

进一步地，第二器件材料层可以与低阻半导体层一样，均为氮化镓基半导体材料层。

具体例如，低阻半导体层为氮化镓层，第二器件材料层为铝镓氮(AlGaN)层。如此，便于利用低阻半导体层和第二器件材料层制备GaN HEMT。低阻半导体层用于形成GaN HEMT的沟道层，第二器件材料层用于形成GaN HEMT的势垒层，在沟道层的至少部分靠近势垒层的区域中形成二维电子气通道。

为了将需要在不同外延材料上制备的器件集成在同一衬底上，本实施例提供的外延结构的制备方法在低阻半导体层的位于第一凹槽内的部分之上外延生长第一器件材料层，在低阻半导体层的位于第二凹槽内的部分之上外延生长第二器件材料层，第二器件材料层与第一器件材料层的材料不同，实现了为不同器件提供各自所需的外延材料。

作为一种可选的实施方式，在衬底上外延生长缓冲层后，上述方法还包括：去除部分缓冲层，形成至少两个暴露出衬底的通孔；在缓冲层上外延生长第一高阻半导体层，包括：在剩余的缓冲层上和衬底通过至少两个通孔而暴露出的区域上外延生长第一高阻半导体层。

可以理解地，第一高阻半导体层部分沿缓冲层外延生长，部分沿衬底外延生长，两部分的内应力相反，有利于内应力的释放，实现应力平衡，从而有利于提高第一高阻半导体层的外延生长质量。

进一步可选地，去除部分第一高阻半导体层，包括：去除形成在剩余的缓冲层上的部分第一高阻半导体层。

容易理解，缓冲层作为用于降低衬底材料与第一高阻半导体层材料之间的晶格失配的功能层，在缓冲层上方生长第一高阻半导体层的晶体质量显然优于在衬底上方生长第一高阻半导体层的晶体质量。因此，去除形成在剩余的缓冲层上的、生长质量更优的部分，形成用于制备器件功能层的凹槽；而形成在衬底上方的、生长质量更差的部分，可以用于形成隔离侧墙。

作为一种可选的实施方式，在第一高阻半导体层上外延生长低阻半导体层后，上述方法还包括：去除形成在隔离侧墙上的低阻半导体层；在剩余的低阻半导体层上和隔离侧墙上外延生长第二高阻半导体层；去除部分第二高阻半导体层，形成至少两个暴露出低阻半导体层的开口，至少两个开口包括第一开口和第二开口，其中，第一开口位于第一凹槽上方，第二开口位于第二凹槽上方；第一器件材料层沿低阻半导体层的通过上述第一开口暴露的部分外延生长。

其中，去除形成在隔离侧墙上的低阻半导体层，可以通过化学机械研磨(ChemicalMechanical Polishing，CMP)工艺实现。将形成在隔离侧墙上的低阻半导体层去除，从而第二高阻半导体层可以与第一高阻半导体层中的隔离侧墙连接，在第一器件和第二器件之间形成封闭的隔离结构。

第二高阻半导体层的材料可以与第一高阻半导体层的材料相同；即，第二高阻半导体层的材料也可以为碳掺杂和/或铁掺杂的氮化镓。第二高阻半导体层的厚度可以小于第一高阻半导体层的厚度。

第二高阻半导体层可以作为钝化层，至少两个开口可以定义出第一器件和第二器件在后续工艺中需要加工的区域，如此，有效实现了器件制备的自对准。

下面，结合一具体示例，对本申请实施例提供的外延结构的制备方法作进一步详细说明。

首先，请参考图2。提供衬底210。

其中，该衬底210具体为硅衬底或蓝宝石衬底。

接下来，请参考图3。在衬底210上外延生长缓冲层220。

缓冲层220的材料可以由本领域技术人员根据后续生长的第一高阻半导体层以及低阻半导体层的材料而选择，在本具体示例中，缓冲层220的材料为氮化镓。

缓冲层220采用低温生长工艺形成，例如在535摄氏度左右的温度条件下外延生长氮化镓缓冲层，如此，可以有效释放内应力，降低晶格失配和热失配。

接下来，请参考图4。去除部分缓冲层220，形成至少两个暴露出衬底210的通孔(请参考图中221和222)。

通孔采用干法刻蚀工艺或湿法刻蚀工艺形成，本申请对此不作具体限定。

通孔可以作为接下来外延生长工艺的应力释放区。此外，通孔所在的位置也将成为后续工艺中隔离侧墙的位置。

接下来，请参考图5。在剩余的缓冲层220上和衬底210通过至少两个通孔221和222而暴露出的区域上外延生长第一高阻半导体层230。

其中，第一高阻半导体层230的材料为碳掺杂和/或铁掺杂的氮化镓。第一高阻半导体层230采用高温生长工艺形成。第一高阻半导体层230将在后续工艺中形成为各器件之间电学隔离结构。

通过通孔暴露出部分衬底210，使得第一高阻半导体层230部分沿缓冲层220外延生长，部分沿衬底210外延生长，两部分的内应力相反，有利于内应力的释放，实现应力平衡，使得第一高阻半导体层230的外延生长质量更高。

由于通孔的存在，第一高阻半导体层230外延生长的起始面并非平面，从而导致第一高阻半导体层230在外延生长后形成的上表面也具有同形的凹凸形貌。如图5所示，具体地，在与通孔221和222对应的位置处，第一高阻半导体层230的上表面向靠近衬底210的方向凹陷。

如前所述，第一高阻半导体层230中沿缓冲层220向上外延生长的部分具有较好的晶体质量，而沿衬底210向上外延生长的部分具有较差的晶体质量。对应地，如图5所示，第一高阻半导体层230中上表面凸起的部分具有较好的晶体质量，而上表面凹陷的部分具有较差的晶体质量。

接下来，请参考图6。去除部分第一高阻半导体层230，形成至少两个从第一高阻半导体层230的上表面延伸至第一高阻半导体层230内部的凹槽(请参考图中231、232和233)，至少两个凹槽包括第一凹槽231和第二凹槽232，其中，第一高阻半导体层230位于第一凹槽231和第二凹槽232之间的部分未被去除而形成隔离侧墙(请参考图中234和235)。

可以理解地，本申请并不对凹槽的数量作具体限定，图6中还示出了第三凹槽233。

各凹槽可以采用干法刻蚀工艺形成，从而在第一高阻半导体层230中定义出用于制备各器件的区域，在后续工艺过程中起到定位的作用。各凹槽的底部和侧壁均为第一高阻半导体材料，从而为各器件提供相对独立的电气隔离区域。各凹槽的尺寸可以根据所需形成的各器件的尺寸设定。

去除部分第一高阻半导体层230，具体可以为去除形成在剩余的缓冲层220上的部分第一高阻半导体层230。从而在具有较好晶体质量的部分形成凹槽，为后续低阻半导体层以及其他器件功能层的生长提供良好的基础；而生长质量较差的部分可以用于形成隔离侧墙。

在实际工艺中，由于第一高阻半导体层230的上表面凹凸不平，凹陷的位置处对应生长质量较差的部分，因而在第一高阻半导体层230的上表面凸起的部分向下刻蚀形成凹槽即可，无需额外设置对准标记。

接下来，请参考图7。在第一高阻半导体层230上外延生长低阻半导体层240。

本具体示例中，低阻半导体层240为N型低掺杂氮化镓层；具体例如通过在氮化镓中掺入镁(Mg)元素而形成。当然，本申请也不排除低阻半导体层240为P型低掺杂氮化镓层；具体例如通过在氮化镓中掺入硅(Si)元素而形成。低阻半导体层240为后续器件的制备提供基底材料。

由于第一高阻半导体层230被刻蚀形成至少两个凹槽，因此低阻半导体层240部分形成在凹槽内，部分形成在隔离侧墙的上方。

接下来，请参考图8。去除形成在隔离侧墙上的低阻半导体层240。

具体请对比图7和图8，低阻半导体层240中位于隔离侧墙234和235上方的部分被去除。在实际制备中，可以采用CMP工艺实现。

接下来，请参考图9。在剩余的低阻半导体层240上和隔离侧墙234和235上外延生长第二高阻半导体层250。

其中，第二高阻半导体层250的材料具体为碳掺杂和/或铁掺杂的氮化镓。第二高阻半导体层250与隔离侧墙234和235连接，形成覆盖非加工区域的钝化层。

接下来，请参考图10。去除部分第二高阻半导体层250，形成至少两个暴露出低阻半导体层240的开口，至少两个开口包括第一开口251和第二开口252，其中，第一开口251位于第一凹槽231上方，第二开口252位于第二凹槽232上方。

第一开口251和第二开口252定义出了第一器件和第二器件在后续工艺中需要加工的区域，有效实现了器件制备的自对准。

接下来，请参考图11。在低阻半导体层240的位于第一凹槽231内的部分之上外延生长第一半导体材料层261，在低阻半导体层240的位于第二凹槽232内的部分之上外延生长第二半导体材料层262。

具体地，第一半导体材料层261位于低阻半导体层240的通过第一开口251暴露的部分之上；第二半导体材料层262位于低阻半导体层240的通过第二开口252暴露的部分之上。第一半导体材料层261和第二半导体材料层262之间通过第二高阻半导体层250隔离。

在本具体示例中，第一半导体材料层261的材料为氧化镓，第二半导体材料层的材料为铝镓氮。如此，例如可供形成Ga₂O₃ FET和GaN HEMT的单片集成器件，或者形成Ga₂O₃日盲光电探测器和GaN HEMT的单片集成器件。

本具体示例提供的外延结构的制备方法，使用碳掺杂和/或铁掺杂的氮化硅形成第一高阻半导体层230以及第二高阻半导体层250，简单高效地实现了器件在两高阻半导体层上的自对准和自隔离，无需进行深槽填充，降低了工艺难度，有利于实现Ga₂O₃/GaN器件的高度集成互联以及实现器件的小型化；并且，上述方法对外延材料的刻蚀量较少，节约了生产成本，降低了对器件表面和刻蚀腔体的污染；此外，通过该制备方法得到的外延结构，各外延层的结晶质量高，有利于提高最终器件的整体性能。

在此基础上，本申请实施例还提供了一种外延结构，请继续参考图11。该外延结构包括：衬底210；位于衬底210上的缓冲层220；位于缓冲层220上的第一高阻半导体层230；从第一高阻半导体层230的上表面延伸至第一高阻半导体层230内部的至少两个凹槽，至少两个凹槽包括第一凹槽231和第二凹槽232，其中，第一高阻半导体层230位于第一凹槽231和第二凹槽232之间的部分形成为隔离侧墙234；位于第一凹槽231内和第二凹槽232内的低阻半导体层240；在低阻半导体层240的位于第一凹槽231内的部分之上形成的第一器件材料层261，第一器件材料层261与低阻半导体层240采用不同的半导体材料形成。

本实施例提供的外延结构，采用第一高阻半导体层230作为隔离结构，通过第一凹槽231和第二凹槽232定义出两个分别用于形成不同器件的区域，从而在后续器件制备时可以实现器件的自对准，位于第一凹槽231之上的第一器件材料层261可以用于形成第一器件，而位于第二凹槽232之上的低阻半导体层240可以用于形成第二器件，从而实现在同一衬底210上集成至少两种需要不同半导体材料制成的器件；第一凹槽231和第二凹槽232之间通过第一高阻半导体层230(具体为隔离侧墙234)隔离，有效地保障了后续制备的各器件之间电气隔离，有利于实现器件的小型化。

作为一种可选的实施方式，第一器件材料层261为氧化镓基半导体材料层，低阻半导体层240为氮化镓基半导体材料层。

作为一种可选的实施方式，该外延结构还包括：至少两个贯穿缓冲层220的通孔(请参考图中221和222)；第一高阻半导体层230还位于通孔内，且与衬底210连接。

作为一种可选的实施方式，低阻半导体层240在衬底平面上的垂直投影落入缓冲层220在衬底平面上的垂直投影的范围内。

其中，衬底平面是指衬底210的上表面或下表面所在的面，或者严格意义上讲，指衬底210厚度方向上的中心面。

作为一种可选的实施方式，该外延结构还包括：覆盖在低阻半导体层240和隔离侧墙(请参考图中234和235)上的第二高阻半导体层250；至少两个贯穿第二高阻半导体层250的开口，至少两个开口包括第一开口251和第二开口252，其中，第一开口251位于第一凹槽231上方，第二开口252位于第二凹槽232上方；第一器件材料层261通过第一开口251与低阻半导体层240连接。

作为一种可选的实施方式，该外延结构还包括：在低阻半导体层240的位于第二凹槽232内的部分之上外延生长的第二器件材料层262，第二器件材料层262与第一器件材料层261采用不同的半导体材料形成。

其中，第二器件材料层262通过第二开口252与低阻半导体层240连接。

作为一种可选的实施方式，第一器件材料层261为氧化镓层，低阻半导体层240为氮化镓层，第二器件材料层262为铝镓氮层。

作为一种可选的实施方式，第一高阻半导体层230的材料为碳掺杂和/或铁掺杂的氮化镓。

进一步地，第二高阻半导体层250的材料也可以为碳掺杂和/或铁掺杂的氮化镓。

在此基础上，本申请实施例还提供了一种半导体器件的制备方法，该方法包括如前述任一实施例所述的外延结构的制备方法中的步骤，或者包括利用前述任一实施例所述的外延结构制备半导体器件。

具体地，该半导体器件的制备方法可以包括将不同功率器件集成在同一衬底上、将不同光电器件集成在同一衬底上、将功率器件与光电器件集成在同一衬底上，本申请对此并不作具体限定。

示例性地，该半导体器件的制备方法包括将第一器件和第二器件集成在同一衬底上。作为一种可选的实施方式，第一器件为Ga₂O₃ FET，第二器件为GaN HEMT。作为另一种可选的实施方式，第一器件为Ga₂O₃日盲光电探测器，第二器件为GaN功率放大器。

接下来，结合具体示例，对本申请实施例提供的半导体器件的制备方法作进一步详细说明。

请参考图12。在图11所示的制备得到的外延结构的基础上，在第一器件材料层261上形成第一器件的源极271、栅极272、以及漏极273；在第二器件材料层262上形成第二器件的源极281、栅极282、以及漏极283。

虽然图12以源极、栅极、以及漏极形成在对应的器件材料层上为例示出，但是本申请并不限于此，例如为了制备Ga₂O₃日盲光电探测器，该方法也可以包括：去除位于第一凹槽231上方的部分第二高阻半导体层250，形成两个暴露出低阻半导体层240的电极开口，在两个电极开口内分别形成与低阻半导体层240连接的源极271和漏极273。

在此基础上，本申请实施例还提供了一种半导体器件，包括上述任一实施例所述的外延结构，或者利用上述任一实施例所述的外延结构制备得到。

需要说明的是，本申请提供的外延结构的制备方法实施例、外延结构实施例、半导体器件的制备方法实施例以及半导体器件实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本申请的另外的实施例。因此，上述实施例仅表达了本申请的几种实施方式，不对本申请专利的保护范围进行限制。

Claims (18)

1.一种外延结构的制备方法，其特征在于，所述方法包括：

在衬底上外延生长缓冲层；

在所述缓冲层上外延生长第一高阻半导体层；

去除部分所述第一高阻半导体层，形成至少两个从所述第一高阻半导体层的上表面延伸至所述第一高阻半导体层内部的凹槽，至少两个所述凹槽包括第一凹槽和第二凹槽，其中，所述第一高阻半导体层位于所述第一凹槽和所述第二凹槽之间的部分未被去除而形成隔离侧墙；

在所述第一高阻半导体层上外延生长低阻半导体层；

在所述低阻半导体层的位于所述第一凹槽内的部分之上外延生长第一器件材料层，所述第一器件材料层与所述低阻半导体层采用不同的半导体材料形成。

2.根据权利要求1所述的外延结构的制备方法，其特征在于，所述第一器件材料层为氧化镓基半导体材料层，所述低阻半导体层为氮化镓基半导体材料层。

3.根据权利要求1所述的外延结构的制备方法，其特征在于，

所述在衬底上外延生长缓冲层后，所述方法还包括：去除部分所述缓冲层，形成至少两个暴露出所述衬底的通孔；

所述在所述缓冲层上外延生长第一高阻半导体层，包括：在剩余的所述缓冲层上和所述衬底通过至少两个所述通孔而暴露出的区域上外延生长第一高阻半导体层。

4.根据权利要求3所述的外延结构的制备方法，其特征在于，

所述去除部分所述第一高阻半导体层，包括：去除形成在剩余的所述缓冲层上的部分第一高阻半导体层。

5.根据权利要求1所述的外延结构的制备方法，其特征在于，所述在所述第一高阻半导体层上外延生长低阻半导体层后，所述方法还包括：

去除形成在所述隔离侧墙上的低阻半导体层；

在剩余的所述低阻半导体层上和所述隔离侧墙上外延生长第二高阻半导体层；

去除部分所述第二高阻半导体层，形成至少两个暴露出所述低阻半导体层的开口，至少两个所述开口包括第一开口和第二开口，其中，所述第一开口位于所述第一凹槽上方，所述第二开口位于所述第二凹槽上方；

所述第一器件材料层沿所述低阻半导体层的通过所述第一开口暴露的部分外延生长。

6.根据权利要求1所述的外延结构的制备方法，其特征在于，所述方法还包括：

在所述低阻半导体层的位于所述第二凹槽内的部分之上外延生长第二器件材料层，所述第二器件材料层与所述第一器件材料层采用不同的半导体材料形成。

7.根据权利要求6所述的外延结构的制备方法，其特征在于，所述第一器件材料层为氧化镓层，所述低阻半导体层为氮化镓层，所述第二器件材料层为铝镓氮层。

8.根据权利要求1至7中任意一项所述的外延结构的制备方法，其特征在于，所述第一高阻半导体层的材料为碳掺杂和/或铁掺杂的氮化镓。

9.一种外延结构，其特征在于，包括：

衬底；

位于所述衬底上的缓冲层；

位于所述缓冲层上的第一高阻半导体层；

从所述第一高阻半导体层的上表面延伸至所述第一高阻半导体层内部的至少两个凹槽，至少两个所述凹槽包括第一凹槽和第二凹槽，其中，所述第一高阻半导体层位于所述第一凹槽和所述第二凹槽之间的部分形成为隔离侧墙；

位于所述第一凹槽内和所述第二凹槽内的低阻半导体层；

在所述低阻半导体层的位于所述第一凹槽内的部分之上形成的第一器件材料层，所述第一器件材料层与所述低阻半导体层采用不同的半导体材料形成。

10.根据权利要求9所述的外延结构，其特征在于，所述第一器件材料层为氧化镓基半导体材料层，所述低阻半导体层为氮化镓基半导体材料层。

11.根据权利要求9所述的外延结构，其特征在于，还包括：

至少两个贯穿所述缓冲层的通孔；

所述第一高阻半导体层还位于所述通孔内，且与所述衬底连接。

12.根据权利要求11所述的外延结构，其特征在于，所述低阻半导体层在所述衬底平面上的垂直投影落入所述缓冲层在所述衬底平面上的垂直投影的范围内。

13.根据权利要求9所述的外延结构，其特征在于，还包括：

覆盖在所述低阻半导体层和所述隔离侧墙上的第二高阻半导体层；

至少两个贯穿所述第二高阻半导体层的开口，至少两个所述开口包括第一开口和第二开口，其中，所述第一开口位于所述第一凹槽上方，所述第二开口位于所述第二凹槽上方；

所述第一器件材料层通过所述第一开口与所述低阻半导体层连接。

14.根据权利要求9所述的外延结构，其特征在于，还包括：

在所述低阻半导体层的位于所述第二凹槽内的部分之上外延生长的第二器件材料层，所述第二器件材料层与所述第一器件材料层采用不同的半导体材料形成。

15.根据权利要求14所述的外延结构，其特征在于，所述第一器件材料层为氧化镓层，所述低阻半导体层为氮化镓层，所述第二器件材料层为铝镓氮层。

16.根据权利要求9至15中任意一项所述的外延结构，其特征在于，所述第一高阻半导体层的材料为碳掺杂和/或铁掺杂的氮化镓。

17.一种半导体器件的制备方法，其特征在于，所述方法包括如权利要求1至8中任意一项所述的外延结构的制备方法中的步骤，或者包括利用权利要求9至15中任意一项所述的外延结构制备半导体器件。

18.一种半导体器件，其特征在于，包括如权利要求9至15中任意一项所述的外延结构，或者利用权利要求9至15中任意一项所述的外延结构制备得到。

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