KR101756536B1 - 반도체 구조물 및 그 형성 방법 - Google Patents

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Abstract

실시예는 구조물이다. 구조물은 기판 상의 핀, 기판 상의 격리 영역들, 유전체 영역, 및 게이트 구조물을 포함한다. 핀은 제1 에피택셜 부분을 포함한다. 격리 영역들은 핀의 대향 측부들 상에 있으며, 핀의 적어도 제1 에피택셜 부분은 격리 영역들로부터 돌출해 있다. 유전체 영역은 제1 에피택셜 부분 바로 아래에 있다. 유전체 영역의 물질은 격리 영역들의 물질과는 상이하다. 게이트 구조물은 측벽들을 따라 있고, 핀의 윗면 위에 있다. 게이트 구조물은 제1 에피택셜 부분에서 채널 영역을 정의한다.

Description

반도체 구조물 및 그 형성 방법{SEMICONDUCTOR STRUCTURES AND METHODS OF FORMING THE SAME}
본 발명은 ＦＥＴ 및 ＦＥＴ 형성 방법에 관한 것이다.
반도체 디바이스들은 컴퓨터, 셀룰라폰 등과 같은 방대한 수의 전자 디바이스들에서 이용된다. 반도체 디바이스들은, 많은 유형의 얇은 물질막들을 반도체 웨이퍼 위에 퇴적시키고, 이러한 얇은 물질막들을 패터닝하여 집적 회로를 형성함으로써 반도체 웨이퍼 상에 형성된 집적 회로들을 포함한다. 집적 회로는 전형적으로 전계 효과 트랜지스터(field-effect transistor; FET)를 포함한다.
통상적으로, 평면형 FET이 집적 회로에서 이용되어 왔다. 하지만, 현대의 반도체 프로세싱의 계속적인 밀도 증가와 풋프린트 요건들의 감소로 인해, 평면형 FET은 일반적으로 크기가 감소될 때 문제점들을 발생시킬 수 있다. 이러한 문제점들 중 몇몇에는 서브 문턱 스윙(sub-threshold swing) 악화, 상당한 드레인 유도 배리어 저하(drain induced barrier lowering; DIBL), 디바이스 특성의 요동, 및 누설이 포함된다. 이러한 문제점들 중 몇몇을 극복하기 위해 핀 전계 효과 트랜지스터(fin field-effect transistor; finFET)가 연구되어 왔다.
실시예는 구조물이다. 구조물은 기판 상의 핀, 기판 상의 격리 영역들, 유전체 영역, 및 게이트 구조물을 포함한다. 핀은 제1 에피택셜 부분을 포함한다. 격리 영역들은 핀의 대향 측부들 상에 있으며, 핀의 적어도 제1 에피택셜 부분은 격리 영역들로부터 돌출해 있다. 유전체 영역은 제1 에피택셜 부분 바로 아래에 있다. 유전체 영역의 물질은 격리 영역들의 물질과는 상이하다. 게이트 구조물은 측벽들을 따라 있고, 핀의 윗면 위에 있다. 게이트 구조물은 제1 에피택셜 부분에서 채널 영역을 정의한다.
다른 실시예는 구조물이다. 구조물은 채널 영역, 채널 영역 바로 아래에 있는 매개 영역, 채널 영역 위의 게이트 구조물, 및 채널 영역의 대향 측부들 상의 소스/드레인 영역들을 포함한다. 채널 영역은 제1 결정질 반도체 물질을 포함한다. 매개 영역은 제2 결정질 반도체 물질과 유전체 물질을 포함한다. 유전체 물질은 제2 결정질 반도체 물질의 파생물이다.
추가적인 실시예는 방법이다. 방법은 기판 상에서 제1 결정질 반도체 물질을 에피택셜방식으로 성장시키는 단계와, 제1 결정질 반도체 물질 위에 제2 결정질 반도체 물질을 에피택셜방식으로 성장시키는 단계를 포함한다. 제1 결정질 반도체 물질과 제2 결정질 반도체 물질을 에피택셜방식으로 성장시킨 후, 제1 결정질 반도체 물질과 제2 결정질 반도체 물질은 기판 상에서 핀을 형성한다. 방법은 제2 결정질 반도체 물질을 에피택셜방식으로 성장시킨 후, 핀에서의 제1 결정질 반도체 물질의 적어도 일부분을 유전체 물질로 변환시키는 단계와, 핀 위에 게이트 구조물을 형성하는 단계와, 게이트 구조물의 대향 측부들 상에 소스/드레인 영역들을 형성하는 단계를 더 포함한다.
실시예들은 장점들을 달성할 수 있다. 예를 들어, 에피택셜 핀들의 상부 에피택셜 부분들이 스트레이닝되도록 함으로써, finFET의 채널 영역을 통한 캐리어 이동도는 증가될 수 있다. 또한, 실시예들은 finFET 상에서 부분적 또는 완전한(full) 오메가 게이트를 형성할 수 있다. 예를 들어, 연속적인 하부 에피택셜 부분이 에피택셜 핀에서 남겨지는 경우, 오메가 게이트는 부분적 오메가 게이트일 수 있는 반면에, 비연속적인 하부 에피택셜 부분이 에피택셜 핀에서 남겨지는 경우, 오메가 게이트는 완전한 오메가 게이트일 수 있다. 그러므로, 몇몇의 실시예들은 핀과 기판을 통한 누설 전류를 감소시킬 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 핀 전계 효과 트랜지스터(finFET)의 삼차원 모습의 예시이다.
도 2 내지 도 15, 도 16a~도 16c, 도 17a~도 17c, 도 18a~도 18c, 도 19a~도 19c, 도 20a~도 20c, 도 21a~도 21c, 도 22a~도 22c, 및 도 23a~도 23c는 몇몇의 실시예들에 따른 finFET들의 제조에서의 중간 스테이지들의 단면도들이다.
도 24a 및 도 24b는 몇몇의 실시예들에 따른 공정의 공정 흐름이다.
도 25 및 도 26a~도 26c는 몇몇의 실시예들에 따른 FinFET들의 제조에서의 수정을 포함한 중간 스테이지들의 단면도들이다.
도 27 내지 도 35 및 도 36a~도 36c는 다른 실시예들에 따른 FinFET들의 제조에서의 중간 스테이지들의 단면도들이다.
도 37a 및 도 37b는 몇몇의 실시예들에 따른 공정의 공정 흐름이다.
도 38 및 도 39a~도 39c는 몇몇의 실시예들에 따른 FinFET들의 제조에서의 수정을 포함한 중간 스테이지들의 단면도들이다.
도 40 내지 도 42는 몇몇의 실시예들에 따른 공정들과 구조물들에 병합될 수 있는 양태들의 단면도들이다.
도 43 내지 도 45는 몇몇의 실시예들에 따른 공정들과 구조물들에 병합될 수 있는 양태들의 단면도들이다.
도 46 내지 도 55는 몇몇의 실시예들에 따른 FinFET들의 제조에서의 중간 스테이지들의 단면도들이다.
도 56a 및 도 56b는 몇몇의 실시예들에 따라 도시된 공정의 공정 흐름이다.
도 57은 몇몇의 실시예들에 따른 FinFET들의 제조에서의 수정을 포함한 중간 스테이지의 단면도이다.
도 58 내지 도 60은 몇몇의 실시예들에 따른 공정들과 구조물들에 병합될 수 있는 양태들의 단면도들이다.
도 61 내지 도 63은 실시예들에 따른 샘플들의 투과형 전자 현미경(transmission electron microscopy; TEM) 이미지들이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들에 따른 핀 전계 효과 트랜지스터(finFET) 및 그 형성 방법이 제공된다. finFET을 형성하기 위한 중간 스테이지들이 도시된다. 여기서 논의되는 몇몇의 실시예들을 게이트 라스트(gate-last) 공정을 이용하여 형성된 finFET의 환경에서 논의한다. 다른 실시예들에서는, 게이트 퍼스트(gate-first) 공정이 이용될 수 있다. 또한, 몇몇의 실시예들은 평면형 FET과 같은, 평면형 디바이스들에서 이용된 양태들을 구상할 수 있다. 본 실시예들의 몇몇의 변형들을 논의한다. 본 업계의 당업자는 다른 실시예들의 범위 내에서 다른 수정들이 구상가능할 수 있다는 것을 손쉽게 이해할 것이다. 방법 실시예들은 특정한 순서로 논의되고 있지만, 다양한 다른 방법 실시예들이 임의의 논리적인 순서로 수행될 수 있고 여기서 기술된 단계들보다 적은 수 또는 많은 수의 단계들을 포함할 수 있다.
도 1은 finFET(30)의 삼차원 모습의 예시를 나타낸다. finFET(30)은 기판(32) 상에서 핀(36)을 포함한다. 기판(32)은 격리 영역들(34)을 포함하며, 핀(36)은 이웃하는 격리 영역들(34) 사이로부터 이들 위로 돌출해 있다. 게이트 유전체(38)는 핀(36)의 최상면 위와 측벽들을 따라 있으며, 게이트 전극(40)은 게이트 유전체(38) 위에 있다. 소스/드레인 영역들(42, 44)은 게이트 유전체(38)와 게이트 전극(40)에 대한 핀(36)의 대향 측부들에 배치된다. 도 1은 이후의 도면들에서 이용되는 기준 단면들을 또한 나타낸다. 단면 A-A는 finFET(30)의 채널, 게이트 유전체(38), 및 게이트 전극(40)을 가로지른다. 단면 B/C-B/C는, 단면 A-A에 수직하고, 핀(36)의 종축을 따라 있으며, 예컨대 소스/드레인 영역들(42, 44) 사이의 전류 흐름의 방향으로 놓여 있다. 후속 도면들은 명확성을 위해 이러한 기준 단면들을 참조한다.
도 2 내지 도 23c는 예시적인 실시예에 따른 finFET들의 제조에서의 중간 스테이지들의 단면도들이며, 도 24a 및 도 24b는 도 2 내지 도 23c에서 도시된 공정의 공정 흐름이다. 도 2 내지 도 15는 다중 finFET들을 제외하고, 도 1에서 나타난 기준 단면 A-A를 나타낸다. 도 16a 내지 도 23c에서, "A" 지정으로 끝나는 도면들은 유사 단면 A-A를 따라 예시된 것이고, "B" 지정으로 끝나는 도면들은 기판 상의 제1 영역에서의 유사 단면 B/C-B/C를 따라 예시된 것이며, "C" 지정으로 끝나는 도면들은 기판 상의 제2 영역에서의 유사 단면 B/C-B/C를 따라 예시된 것이다.
도 2는 기판(50)을 나타낸다. 기판(50)은 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층을 포함한다. 절연체층은, 예컨대, 매립형 산화물(buried oxide; BOX)층, 실리콘 이산화물층 등일 수 있다. 절연체층은 기판, 일반적으로는 실리콘 또는 유리 기판 상에 제공된다. 다중층 또는 구배 기판과 같은, 다른 기판들이 또한 이용될 수 있다. 몇몇의 실시예들에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 제1 영역(50B)과 제2 영역(50C)을 갖는다. ("B"로 끝나는 후속 도면들에 대응하는) 제1 영역(50B)은 n형 finFET 등의 NMOS 트랜지스터와 같은 n형 디바이스들을 형성하기 위한 것일 수 있다. ("C"로 끝나는 후속 도면들에 대응하는) 제2 영역(50C)은 p형 finFET 등의 PMOS 트랜지스터와 같은 p형 디바이스들을 형성하기 위한 것일 수 있다.
도 3과 도 4는 핀들(52) 및 이웃해 있는 핀들(52) 사이의 격리 영역들(54)의 형성을 나타낸다. 도 3과 단계(200)에서, 핀들(52)은 기판(50) 내에 형성된다. 몇몇의 실시예들에서, 핀들(52)은 기판(50) 내에 트렌치들을 에칭함으로써 기판(50) 내에서 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
도 4와 단계(202)에서, 격리 영역들(54)을 형성하기 위해 절연 물질이 이웃해 있는 핀들(52) 사이에 형성된다. 절연물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반 물질 증착 및 CVD 기반 물질을 산화물과 같은 다른 물질로 변환시키기 위한 사후 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연물질들이 이용될 수 있다. 예시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면 어닐링 공정이 수행될 수 있다. 또한 도 4와 단계(204)에서, 화학적 기계적 폴리싱(chemical mechanical polish; CMP)과 같은 평탄화 공정은 어떠한 과잉 절연물질도 제거할 수 있고, 동일 평면들인, 격리 영역들(54)의 최상면들과 핀들(52)의 최상면을 형성할 수 있다.
도 5와 단계(206)에서, 마스크(58)가 기판(50)의 제2 영역(50C) 위에 형성되는 동안 제1 영역(50B)은 노출된다. 마스크(58)는 허용가능한 포토리소그래피 공정 등에 의해 포토레지스트 패터닝될 수 있다. 또한 도 5와 단계(208)에서, 마스크(58)가 제2 영역(50C) 상에 있는 동안에, 리세스들(56)이 제1 영역(50B)에서의 핀들(52) 및/또는 격리 영역들(54)에 형성된다. 리세스들(56)은 격리 영역들(54)의 물질과 실리콘 사이에서 우수한 에칭 선택도를 갖고 실리콘을 에칭할 수 있는 습식 에천트, RIE, NBE, TMAH(tetramethyalammonium hydroxide), 수산화 암모늄(NH4OH) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정을 이용하여 에칭에 의해 형성될 수 있다. 에칭은 이방성일 수 있다. 핀들(52)의 표면들은 리세스들(56)의 바닥면들의 적어도 일부분들로서 노출된다. 예시된 바와 같이, 리세스들(56)의 바닥면들은 에칭 공정 이후에 핀들(52)의 최상면들 모두를 포함한다. 예시된 실시예에서, 핀들(52)의 최상면들은 각각 평면이다. 다른 실시예들에서, 핀들(52)의 최상면들은 상이한 구성들을 가질 수 있으며, 이들 중 몇몇을 아래에서 논의한다.
도 6과 단계(210)에서, 에피택셜 핀들, 또는 활성 영역들이 제1 영역(50B)에서의 리세스들(56)에 형성된다. 몇몇의 실시예들에서, 에피택셜 핀들은 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등, 또는 이들의 조합에 의해, 리세스들(56) 내에서 물질을 에피택셜방식으로 성장시킴으로써 형성된다. 예시된 바와 같이, 제1 영역(50B)에서의 에피택셜 핀들 각각은 하부 에피택셜 부분(60)과 상부 에피택셜 부분(62)을 포함한다. 하부 에피택셜 부분들(60)은 핀들(52)의 최상면들 상에서 에피택셜방식으로 성장되며, 상부 에피택셜 부분들(62)은 하부 에피택셜 부분들(60) 상에서 에피택셜방식으로 성장된다.
상부 에피택셜 부분들(62)의 물질은 하부 에피택셜 부분들(60)의 물질과는 상이하다. 몇몇의 실시예들에서, 상부 에피택셜 부분들(62)과 하부 에피택셜 부분들(60)의 상이한 물질들은 하부 에피택셜 부분들(60)의 상당한 부분이 유전체 물질로 변환될 수 있게 해주는 반면에 상부 에피택셜 부분들(62)은 유전체 물질로 상당히 변환되지는 않도록 해준다. 예시된 실시예에서, 하부 에피택셜 부분들(60)은 실리콘 게르마늄이며, 여기서 게르마늄의 농도는 30%보다 큰 것과 같이, 10% 이상이며(예컨대, Si1 - xGex, 단, x ≥ 0.10), 상부 에피택셜 부분들(62)은 실리콘이다. 후술하는 바와 같이, 하부 에피택셜 부분들(60)의 실리콘 게르마늄은 산화 공정에 의해 실리콘 게르마늄 산화물로 변환될 수 있는 반면에, 상부 에피택셜 부분들(62)의 실리콘은 산화물로 상당히 변환되지는 않는다. 다른 실시예들에서, 에피택셜 핀들은 실리콘, 실리콘 탄화물, 게르마늄, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등과 같은 다른 물질을 포함할 수 있다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체를 형성하기 위해 이용가능한 물질들은, 비제한적인 예시로서, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다.
하부 에피택셜 부분들(60)은 버퍼층일 수 있다. 또한, 하부 에피택셜 부분들(60)은 응력 완화 버퍼층들일 수 있다. 응력 완화 버퍼층의 물질이 핀들(52)의 물질과 같은, 응력 완화 버퍼층 아래에 있는 물질에 격자 부정합될 때 응력 완화 버퍼층들은 실질적으로 완화될 수 있다. 응력 완화 버퍼층은, 응력 버퍼층에서 생성되는 전위(dislocation)들에 의한 플라스틱 완화(plastic relaxation)를 통해 및/또는 탄성 완화(elastic relaxation)를 통해 실질적으로 완화될 수 있다. 응력 완화 버퍼층은 상부 에피택셜 부분들(62)과 같은, 위에 있는 물질에서 응력을 한층 더 유도시킬 수 있다. 응력 완화 버퍼층과 같은 완화층이 상부 에피택셜 부분(62)과 같은 위에 있는 층과 격자 부정합될 때, 위에 있는 층은 부정형 에피택셜 성장(pseudomorphic epitaxial growth)을 통해 응력받을 수 있다. 예를 들어, 하부 에피택셜 부분(60)이 완화된 SiGe이고 상부 에피택셜 부분(62)이 실리콘인 것을 가정하면, 상부 에피택셜 부분(62)은 인장 스트레이닝(tensilely strained)될 수 있는데, 이것은 n형 디바이스들에 대해서는 유리할 수 있다. 다른 물질 조합들이 상부 에피택셜 부분(62)에서 인장 스트레이닝을 달성할 수 있다. 다른 실시예들에서, 상부 에피택셜 부분(62)은 압축 스트레이닝(compressively strained)될 수 있는데, 이것은 p형 디바이스들에 대해서는 유리할 수 있다. 또다른 실시예들에서, 상부 에피택셜 부분(62)과 하부 에피택셜 부분(60)의 물질들이 격자 부정합될 때에도, 상부 에피택셜 부분(62)은 플라스틱 완화 및/또는 탄성 완화에 의해 부분적으로 또는 실질적으로 완화될 수 있다.
제1 영역(50B)에서의 에피택셜 핀들이 형성된 후, 마스크(58)는 제거된다. 예를 들어, 마스크(58)가 포토레지스트이면, 마스크(58)는 산소 플라즈마를 이용하는 것과 같이, 적절한 애싱(ashing) 공정에 의해 제거될 수 있다. 다른 실시예들에서, 마스크(58)는 에칭, CMP 공정 등을 이용하여 제거될 수 있다. 또한 도 6과 단계(212)에서, 예컨대, 격리 영역들(54)의 최상면 위에서 에피택셜 핀들이 오버성장(overgrown)될 때, 동일 평면이 될 에피택셜 핀들과 격리 영역들(54)의 최상면들을 형성하기 위해 CMP 공정과 같은 평탄화 공정이 이용될 수 있다.
도 7과 단계(214)에서, 격리 영역들(54)이 리세싱된다. 제1 영역(50B)에서의 에피택셜 핀들과 제2 영역(50C)에서의 핀들(52)이 이웃해 있는 격리 영역들(54) 사이로부터 돌출하도록 격리 영역들(54)은 리세싱된다. 예시된 바와 같이, 격리 영역들(54)의 최상면들은 제1 영역(50B)에서 하부 에피택셜 부분들(60)의 바닥면들 아래에 있다. 다른 실시예들에서, 격리 영역들(54)의 최상면들은 상이한 위치들에 있을 수 있다. 몇몇의 실시예들에서, 격리 영역들(54)의 리세싱은 산화와 같은 것에 의해, 하부 에피택셜 부분들(60)의 유전체 물질로의 변환을 촉진시킨다. 격리 영역들(54)이 리세싱될 수 있는 깊이는 산화 공정과 같이, 이러한 변환을 위해 이용된 공정에 따라 달라질 수 있다. 예컨대, 만약 이러한 변환이 격리 영역들(54)을 리세싱하지 않고서 달성될 수 있다면, 리세싱은 생략될 수 있다. 격리 영역들(54)은 격리 영역들(54)의 물질에 대해 선택적인 에칭 공정과 같은, 허용가능한 에칭 공정을 이용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 어플라이드 머티어리얼즈의 SICONI 툴 또는 희석된 불화 수소(dHF)산을 이용한 화학 산화물 제거가 이용될 수 있다.
도 8과 단계(216)에서, 하부 에피택셜 부분들(60)이 유전체 물질(64)로 변환된다. 몇몇의 실시예들에서, 변환 공정은 산화 공정이다. 산화 공정은 증기 노(steam furnace)를 이용할 수 있다. 예를 들어, 기판(50)이 증기 환경에 노출되도록 하부 에피택셜 부분들(60)을 포함한 기판(50)은 노 안에 배치될 수 있다. 증기 환경은 약 500℃와 같이, 약 400℃와 약 600℃ 사이의 온도에서 생성될 수 있다. 약 100sccm과 약 1000sccm 사이의 유량으로 흐르는 수증기(H2O)가 제공될 수 있다. 기판(50)은 약 1시간과 같이, 약 0.5시간과 약 3시간 사이의 지속기간 동안 노 안의 증기 환경에 노출될 수 있다. 도 8에서 예시된 바와 같이, 증기 환경이 산화를 위해 이용되면, 증기는 하부 에피택셜 부분들(60)에 도달하여 하부 에피택셜 부분들(60)을 유전체 물질(64)로 변환시킬 수 있다. 다른 변환 공정이 이용될 수 있다.
상술한 바와 같이 핀들(52)이 실리콘이고, 하부 에피택셜 부분들(60)이 Si1 -xGex(단, x ≥ 0.10), 상부 에피택셜 부분들(62)이 실리콘이며, 산화 공정이 변환을 위해 이용되는 몇몇의 실시예들에서는, 게르마늄이 실리콘보다 큰 속도로 산화되기 때문에, 하부 에피택셜 부분들(60)은, 핀들(52)과 상부 에피택셜 부분들(62)이 산화되는 것보다 빠르게 산화되어 SiGeO를 형성할 수 있다. 이에 따라, 각각의 하부 에피택셜 부분(60)은 상당한 부분이 산화될 수 있는 반면에, 핀들(52)과 상부 에피택셜 부분들(62)은 매우 적은 양이 산화된다.
도 8에서 예시된 실시예에서, 하부 에피택셜 부분(60)의 연속적인 영역이 상부 에피택셜 부분들(62)과 각각의 핀들(52) 사이에서 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 나중에 논의될 바와 같이, 하부 에피택셜 부분(60)의 비연속적인 영역이 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환될 수 있다.
도 9와 단계(218)에서, 제1 영역(50B)에서의 이웃해 있는 에피택셜 핀들 사이와 제2 영역(50C)에서의 이웃해 있는 핀들(52) 사이에서 절연 물질(66)이 격리 영역들(54) 위에 형성된다. 격리 영역들(54)이, 도 7을 참조하여 논의된 바와 같이, 이전에 리세싱되었을 때 절연 물질(66)은 퇴적될 수 있다. 예컨대, 격리 영역들(54)이 리세싱되지 않으면, 절연 물질(66)은 생략될 수 있다. 절연물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, HDP-CVD, FCVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연물질들이 이용될 수 있다. 예시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면 어닐링 공정이 수행될 수 있다. 또한 도 9와 단계(220)에서, CMP와 같은 평탄화 공정은 어떠한 과잉 절연물질도 제거할 수 있고, 동일 평면들인, 절연 물질(66)의 최상면들과 에피택셜 핀들 및 핀들(52)의 최상면들을 형성할 수 있다.
도 10과 단계(222)에서, 마스크(68)가 기판(50)의 제1 영역(50B) 위에 형성되는 동안 제2 영역(50C)은 노출된다. 마스크(68)는 허용가능한 포토리소그래피 공정 등에 의해 포토레지스트 패터닝될 수 있다. 또한 도 10과 단계(224)에서, 마스크(68)가 제1 영역(50B) 상에 있는 동안에, 리세스들(69)이 제2 영역(50C)에서의 핀들(52) 및/또는 격리 영역들(54)에 형성된다. 리세스들(69)은 격리 영역들(54)의 물질과 실리콘과 절연 물질(66) 사이에서 우수한 에칭 선택도를 갖고 실리콘을 에칭할 수 있는 습식 에천트, RIE, NBE, TMAH, 수산화 암모늄 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정을 이용하여 에칭에 의해 형성될 수 있다. 에칭은 이방성일 수 있다. 핀들(52)의 표면들은 리세스들(69)의 바닥면들의 적어도 일부분들로서 노출된다. 예시된 바와 같이, 리세스들(69)의 바닥면들은 에칭 공정 이후에 핀들(52)의 최상면들 모두를 포함한다. 예시된 실시예에서, 핀들(52)의 최상면들은 각각 평면이다. 다른 실시예들에서, 핀들(52)의 최상면들은 상이한 구성들을 가질 수 있으며, 이들 중 몇몇을 아래에서 논의한다. 아래에서 보다 자세하게 논의되는 바와 같이, 리세스들(69)의 깊이는 리세스들(69)에서 나중에 형성되는 구조물에 따라 달라질 수 있다.
도 11과 단계(226)에서, 에피택셜 핀들이 제2 영역(50C)에서의 리세스들(69)에 형성된다. 몇몇의 실시예들에서, 에피택셜 핀들은 MOCVD, MBE, LPE, VPE, SEG 등, 또는 이들의 조합에 의해, 리세스들(69) 내에서 물질을 에피택셜방식으로 성장시킴으로써 형성된다. 예시된 바와 같이, 제2 영역(50C)에서의 에피택셜 핀들 각각은 하부 에피택셜 부분(70)과 상부 에피택셜 부분(72)을 포함한다. 하부 에피택셜 부분들(70)은 핀들(52)의 최상면들 상에서 에피택셜방식으로 성장되며, 상부 에피택셜 부분들(72)은 하부 에피택셜 부분들(60) 상에서 에피택셜방식으로 성장된다. 몇몇 실시예들에서, 하부 에피택셜 부분들(70)은 생략될 수 있다. 이러한 실시예들에서, 리세스들(69)의 깊이는 줄어들 수 있고, 상부 에피택셜 부분들(72)은 제2 영역(50C)에서의 핀들의 최상면들 상에서 에피택셜방식으로 성장될 수 있다.
몇몇의 실시예들에서, 하부 에피택셜 부분들(70)과 상부 에피택셜 부분들(72)을 비롯한 에피택셜 핀들은 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등을 포함할 수 있다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체를 형성하기 위해 이용가능한 물질들은, 비제한적인 예시로서, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 상부 에피택셜 부분들(72)의 물질은 하부 에피택셜 부분들(70)의 물질과는 상이할 수 있다.
하부 에피택셜 부분들(70)은 버퍼층일 수 있다. 또한, 하부 에피택셜 부분들(70)은 이전에 논의한 응력 버퍼층들과 같은, 응력 완화 버퍼층들일 수 있다. 상술한 바와 마찬가지로, 상부 에피택셜 부분들(72)과 같은, 위에 있는 층은 응력 버퍼층과의 격자 부정합으로부터 상부 에피택셜 부분들(72) 내에서 응력을 유도시킬 수 있다. 상부 에피택셜 부분들(72)은 인장 또는 압축 스트레이닝될 수 있다. 또다른 실시예들에서, 상부 에피택셜 부분(72)과 하부 에피택셜 부분(70)의 물질들이 격자 부정합될 때에도, 상부 에피택셜 부분(72)은 플라스틱 완화 및/또는 탄성 완화에 의해 부분적으로 또는 실질적으로 완화될 수 있다.
제2 영역(50C)에서의 에피택셜 핀들이 형성된 후, 마스크(68)는 제거된다. 예를 들어, 마스크(68)가 포토레지스트이면, 마스크(68)는 산소 플라즈마를 이용하는 것과 같이, 적절한 애싱(ashing) 공정에 의해 제거될 수 있다. 다른 실시예들에서, 마스크(68)는 에칭, CMP 공정 등을 이용하여 제거될 수 있다. 또한 도 11과 단계(228)에서, 예컨대, 절연 물질(66) 및/또는 격리 영역들(54)의 최상면 위에서 에피택셜 핀들이 오버성장(overgrown)될 때, 동일 평면이 될, 제1 영역(50B)과 제2 영역(50C)에서의 에피택셜 핀들, 및 절연 물질(66) 및/또는 격리 영역들(54)의 최상면들을 형성하기 위해 CMP 공정과 같은 평탄화 공정이 이용될 수 있다.
도 12와 단계(230)에서, 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들을 형성하기 위한 것과 같이, 절연 물질(66) 및/또는 격리 영역들(54)은 리세싱된다. 제1 영역(50B)과 제2 영역(50C)에서의 에피택셜 핀들이 이웃해 있는 절연 물질(66) 및/또는 격리 영역들(54) 사이로부터 돌출하도록 절연 물질(66) 및/또는 격리 영역들(54)은 리세싱된다. 여기서는 단순화를 위해, 도면들에서 격리 영역들(54)을 예시하였지만, 격리 영역들(54)은 절연 물질(66)을 포함할 수 있다. 예시된 바와 같이, 격리 영역들(54)의 최상면들은, 제1 영역(50B)에서 하부 에피택셜 부분들(60)과 유전체 물질(64)의 최상면들 위와, 제2 영역(50C)에서 하부 에피택셜 부분들(70) 위에 있다. 다른 실시예들에서, 격리 영역들(54)의 최상면들은, 하부 에피택셜 부분들(60)과 유전체 물질(64)의 최상면들 아래와 그 바닥면들 위 및, 하부 에피택셜 부분들(70)의 최상면들 아래와 그 바닥면들 위에 있을 수 있거나, 격리 영역들(54)의 최상면들은, 하부 에피택셜 부분들(60)과 유전체 물질(64)의 바닥면들과, 하부 에피택셜 부분들(70)의 바닥면들 아래에 있을 수 있다. 또한, 격리 영역들(54)의 최상면들은, 예시된 바와 같은 평면, 볼록면, (접시와 같은) 오목면, 또는 이들의 조합을 가질 수 있다. 격리 영역들(54)의 최상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 격리 영역들(54)은 격리 영역들(54)의 물질에 대해 선택적인 에칭 공정과 같은, 허용가능한 에칭 공정을 이용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 어플라이드 머티어리얼즈의 SICONI 툴 또는 희석된 불화 수소(dHF)산을 이용한 화학 산화물 제거가 이용될 수 있다.
도 13, 도 14 및 단계(232)에서, 에피택셜 핀들, 핀들(52), 및/또는 기판(50)에서 적절한 웰들이 형성될 수 있다. 예를 들어, P웰은 제1 영역(50B)에서 형성될 수 있고, N웰은 제2 영역(50C)에서 형성될 수 있다.
도 13에서 예시된 바와 같이, 포토레지스트(74)가 제1 영역(50B)에서 에피택셜 핀들과 격리 영역들(54) 위에 형성된다. 포토레지스트(74)는 PMOS 영역과 같은, 기판(50)의 제2 영역(50C)을 노출시키도록 패터닝된다. 포토레지스트(74)는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트(74)가 패터닝되면, n형 불순물 주입(76)이 제2 영역(50C)에서 수행되며, 포토레지스트(74)는, n형 불순물들이 NMOS 영역과 같은, 제1 영역(50B) 내로 주입되는 것을 실질적으로 막아주는 마스크로서 역할을 할 수 있다. n형 불순물들은 약 1017㎝-3과 약 1018㎝-3 사이와 같이, 1018㎝-3 이하의 농도로 제1 영역에 주입되는 인, 비소 등일 수 있다. 주입(76) 이후, 포토레지스트(74)는 허용가능한 애싱 공정과 같은 것에 의해 제거된다.
도 14에서 예시된 바와 같이, 포토레지스트(78)가 제2 영역(50C)에서 에피택셜 핀들과 격리 영역들(54) 위에 형성된다. 포토레지스트(78)는 NMOS 영역과 같은, 기판(50)의 제1 영역(50B)을 노출시키도록 패터닝된다. 포토레지스트(78)는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트(78)가 패터닝되면, p형 불순물 주입(80)이 제1 영역(50B)에서 수행될 수 있으며, 포토레지스트(78)는, p형 불순물들이 PMOS 영역과 같은, 제2 영역 내로 주입되는 것을 실질적으로 막아주는 마스크로서 역할을 할 수 있다. p형 불순물들은 약 1017㎝-3과 약 1018㎝-3 사이와 같이, 1018㎝-3 이하의 농도로 제1 영역에 주입되는 붕소, BF2 등일 수 있다. 주입(80) 이후, 제2 포토레지스트는 허용가능한 애싱 공정과 같은 것에 의해 제거될 수 있다.
주입들(76, 80) 이후, 주입되었던 p형 불순물과 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 이러한 주입들은 제1 영역(50B), 예컨대 NMOS 영역에서 p웰과, 제2 영역(50C), 예컨대 PMOS 영역에서 n웰을 형성할 수 있다. 몇몇의 실시예들에서, 에피택셜 핀들의 성장된 물질들은 성장 동안에 인 시츄(in situ) 도핑될 수 있어서, 주입들을 생략시킬 수 있지만, 인 시츄와 주입 도핑은 다함께 이용될 수 있다.
본 업계의 당업자는 도 2 내지 도 14와 관련하여 설명한 공정은 에피택셜 핀들이 형성될 수 있는 방법의 한가지 예시일 뿐이라는 것을 손쉽게 이해할 것이다. 다른 실시예들에서, 유전체층이 기판(50)의 최상면 위에 형성될 수 있고; 트렌치들이 유전체층 속으로 에칭될 수 있고; 에피택셜 핀들이 트렌치들에서 에피택셜방식으로 성장될 수 있으며; 에피택셜 핀들을 형성하도록 호모에피택셜 구조물 및/또는 헤테로에피택셜 구조물이 유전체층으로부터 돌출하도록 유전체층이 리세싱될 수 있다. 상술한 바와 같이, PMOS 영역에서의 물질 또는 에피택셜 핀 구조물과는 상이한, 물질 또는 에피택셜 핀 구조물을 NMOS 영역에서 에피택셜방식으로 성장시키는 것은 이로움을 줄 수 있다.
도 15와 단계(234)에서, 더미 유전체층(82)이 에피택셜 핀들 상에 형성된다. 더미 유전체층(82)은 예컨대, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용가능한 기술들에 따라 퇴적되거나 또는 열적으로 성장될 수 있다. 더미 게이트층(84)은 더미 유전체층(82) 위에 형성되며, 마스크층(86)은 더미 게이트층(84) 위에 형성된다. 더미 게이트층(84)은 더미 유전체층(82) 위에 퇴적될 수 있고, 그런 후에 CMP와 같은 것에 의해 평탄화될 수 있다. 마스크층(86)은 더미 게이트층(84) 위에 퇴적될 수 있다. 더미 게이트층(84)은, 예컨대 폴리실리콘을 포함할 수 있지만, 격리 영역들(54)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 물질들이 또한 이용될 수 있다. 마스크층(86)은 예컨대, 실리콘 질화물 등을 포함할 수 있다. 이 예시에서, 단일 더미 게이트층(84)과 단일 마스크층(86)은 제1 영역(50B)과 제2 영역(50C)을 가로질러 형성된다. 다른 실시예들에서, 별개의 더미 게이트층들이 제1 영역(50B)과 제2 영역(50C)에서 형성될 수 있으며, 별개의 마스크층들이 제1 영역(50B)과 제2 영역(50C)에서 형성될 수 있다.
도 16a, 도 16b, 도 16c 및 이어진 단계(234)에서, (도 16b에서 예시된 바와 같이) 제1 영역(50B)에서 마스크들(92)을 형성하고 (도 16c에서 예시된 바와 같이) 제2 영역(50C)에서 마스크들(98)을 형성하기 위해, 마스크층(86)은 허용가능한 포토리소그래피 및 에칭 기술들을 이용하여 패터닝될 수 있다. 그런 후, 제1 영역(50B)에서 더미 게이트들(90)을 형성하고 제2 영역(50C)에서 더미 게이트들(96)을 형성하기 위해, 마스크들(92, 98)의 패턴은 허용가능한 에칭 기술에 의해 더미 게이트층(84)과 더미 유전체층(82)에 전사될 수 있다. 더미 게이트들(90, 96)은 에피택셜 핀들의 각각의 채널 영역들을 덮는다. 더미 게이트들(90, 96)은 또한 각각의 에피택셜 핀들의 길이 방향에 실질적으로 수직한 길이 방향을 가질 수 있다.
도 17a, 도 17b, 도 17c 및 단계(236)에서, 게이트 밀봉 스페이서들(100)이 각각의 더미 게이트들(90, 96) 및/또는 상부 에피택셜 부분들(62, 72)의 노출면들 상에 형성될 수 있다. 열 산화 또는 퇴적 및 그 뒤를 이은 이방성 에칭은 게이트 밀봉 스페이서들(100)을 형성할 수 있다.
단계(238)에서, 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들을 위한 주입들이 수행될 수 있다. 도 13과 도 14에서 상술한 주입들과 마찬가지로, 제2 영역(50C), 예컨대 PMOS 영역을 노출시키면서, 포토레지스트와 같은 마스크가 제1 영역(50B), 예컨대 NMOS 영역 위에 형성될 수 있으며, p형 불순물들은 제2 영역(50C)에서의 노출된 에피택셜 핀들 내로 주입될 수 있다. 그런 후, 마스크는 제거될 수 있다. 이어서, 제1 영역(50B)을 노출시키면서, 포토레지스트와 같은 마스크가 제2 영역(50C) 위에 형성될 수 있으며, n형 불순물들은 제1 영역(50B)에서의 노출된 에피택셜 핀들 내로 주입될 수 있다. 그런 후, 마스크는 제거될 수 있다. n형 불순물들은 이전에 논의한 n형 불순물들 중 임의의 것일 수 있고, p형 불순물들은 이전에 논의한 p형 불순물들 중 임의의 것일 수 있다. 약하게 도핑된 소스/드레인 영역들은 약 1015㎝-3 내지 약 1016㎝-3의 불순물들의 농도를 가질 수 있다. 주입된 불순물들을 활성화시키기 위해 어닐링이 이용될 수 있다.
또한, 도 17a, 도 17b, 도 17c, 및 단계(240)에서, 에피택셜 소스/드레인 영역들(102, 104)이 에피택셜 핀들에서 형성된다. 제1 영역(50B)에서, 각각의 더미 게이트(90)가 각각의 이웃하는 에피택셜 소스/드레인 영역들(102)의 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역들(102)은 상부 에피택셜 부분들(62)에서 형성된다. 몇몇의 실시예들에서, 에피택셜 소스/드레인 영역들(102)은 하부 에피택셜 부분들(60) 내로 연장될 수 있다. 제2 영역(50C)에서, 각각의 더미 게이트(96)가 각각의 이웃하는 에피택셜 소스/드레인 영역들(104)의 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역들(104)은 상부 에피택셜 부분들(72)에서 형성된다. 몇몇의 실시예들에서, 에피택셜 소스/드레인 영역들(104)은 하부 에피택셜 부분들(70) 내로 연장될 수 있다.
제1 영역(50B), 예컨대 NMOS 영역에서의 에피택셜 소스/드레인 영역들(102)은, 제2 영역(50C), 예컨대 PMOS 영역을 마스킹하고, 제1 영역(50B)에서 더미 스페이서층을 컨포멀하게(conformally) 퇴적시키고 그 뒤를 이은 이방성 에칭에 의해 제1 영역(50B)에서 더미 게이트들(90) 및/또는 게이트 밀봉 스페이서들(100)의 측벽들을 따라 더미 게이트 스페이서들(미도시됨)을 형성함으로써 형성될 수 있다. 그런 후, 제1 영역(50B)에서의 에피택셜 핀들의 소스/드레인 영역들은 에칭되어 리세스들을 형성한다. 제1 영역(50B)에서의 에피택셜 소스/드레인 영역들(102)은 리세스들에서 에피택셜방식으로 성장된다. 에피택셜 소스/드레인 영역들(102)은 n형 finFET들에 적절한 임의의 허용가능한 물질을 포함할 수 있다. 예를 들어, 상부 에피택셜 부분(62)이 실리콘이면, 에피택셜 소스/드레인 영역들(102)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 에피택셜 소스/드레인 영역들(102)은 상부 에피택셜 부분들(62)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다. 이어서, 제2 영역(50C) 상에 마스크가 있는 상태에서, 제1 영역(50B)에서의 더미 게이트 스페이스들은, 예컨대 에칭에 의해 제거된다.
제2 영역(50C), 예컨대 PMOS 영역에서의 에피택셜 소스/드레인 영역들(104)은, 제1 영역(50B), 예컨대 NMOS 영역을 마스킹하고, 제2 영역(50C)에서 더미 스페이서층을 컨포멀하게(conformally) 퇴적시키고 그 뒤를 이은 이방성 에칭에 의해 제2 영역(50C)에서 더미 게이트들(96) 및/또는 게이트 밀봉 스페이서들(100)의 측벽들을 따라 더미 게이트 스페이서들(미도시됨)을 형성함으로써 형성될 수 있다. 그런 후, 제2 영역(50C)에서의 에피택셜 핀들의 소스/드레인 영역들은 에칭되어 리세스들을 형성한다. 제2 영역(50C)에서의 에피택셜 소스/드레인 영역들(104)은 리세스들에서 에피택셜방식으로 성장된다. 에피택셜 소스/드레인 영역들(104)은 p형 finFET들에 적절한 임의의 허용가능한 물질을 포함할 수 있다. 예를 들어, 상부 에피택셜 부분(72)이 실리콘이면, 에피택셜 소스/드레인 영역들(104)은 실리콘, SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역들(104)은 상부 에피택셜 부분들(72)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다. 이어서, 제1 영역(50B) 상에 마스크가 있는 상태에서, 제2 영역(50C)에서의 더미 게이트 스페이스들은, 예컨대 에칭에 의해 제거된다.
도 18a, 도 18b, 도 18c 및 단계(242)에서, 게이트 스페이서들(105)이 더미 게이트들(90, 96)의 측벽들을 따라 게이트 밀봉 스페이서들(100) 상에 형성된다. 게이트 스페이서들(105)은 물질을 컨포멀하게 퇴적시키고 이어서 이 물질을 이방성 에칭하여 형성될 수 있다. 게이트 스페이서들(105)의 물질은 실리콘 질화물, SiCN, 이들의 조합 등일 수 있다.
에피택셜 소스/드레인 영역들(102, 104) 및/또는 에피택셜 핀들은, 약하게 도핑된 소스/드레인 영역들을 형성하기 위해 이전에 논의된 공정과 마찬가지로, 소스/드레인 영역들을 형성하기 위한 도펀트들로 주입될 수 있고, 그 뒤를 이어서 어닐링이 뒤따른다. 소스/드레인 영역들은 약 1019㎝-3과 약 1021㎝-3 사이의 불순물 농도를 가질 수 있다. 제1 영역(50B), 예컨대 NMOS 영역에서의 소스/드레인 영역들을 위한 n형 불순물들은 이전에 논의한 n형 불순물들 중 임의의 것일 수 있고, 제2 영역(50C), 예컨대 PMOS 영역에서의 소스/드레인 영역들을 위한 p형 불순물들은 이전에 논의한 p형 불순물들 중 임의의 것일 수 있다. 다른 실시예들에서, 에피택셜 소스/드레인 영역들(102, 104)은 성장 동안 인 시츄 도핑될 수 있다.
도 19a, 도 19b, 도 19c, 및 단계(244)에서, 층간 유전체(Inter-Layer Dielectric; ILD)(106)가 도 18a, 도 18b, 및 도 18c에서 예시된 구조물 위에 퇴적된다. ILD(106)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등과 같은 유전체 물질로 형성되며, 화학적 기상 증착(CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
도 20a, 도 20b, 도 20c 및 단계(246)에서, ILD(106)의 최상면을 더미 게이트들(90, 96)의 최상면들과 동일한 높이가 되도록 CMP와 같은 평탄화 공정이 수행될 수 있다. CMP는 또한 더미 게이트들(90, 96) 상의 마스크들(92, 98)을 제거할 수 있다. 이에 따라, 더미 게이트들(90, 96)의 최상면들은 ILD(106)를 통해 노출된다.
도 21a, 도 21b, 도 21c 및 단계(248)에서, 더미 게이트들(90, 96), 게이트 밀봉 스페이서들(100), 더미 게이트들(90, 96) 바로 아래에 있는 더미 유전체층(82)의 일부분들은 에칭 단계(들)에서 제거되며, 이로써 리세스들(108)이 형성된다. 각각의 리세스(108)는 각각의 에피택셜 핀의 채널 영역을 노출시킨다. 각각의 채널 영역은 이웃해 있는 에피택셜 소스/드레인 영역들(102, 104)의 쌍들 사이에 배치된다. 제거 동안, 더미 유전체층(82)은 더미 게이트들(90, 96)이 에칭될 때 에칭 저지층으로서 이용될 수 있다. 그런 후, 더미 유전체층(82)과 게이트 밀봉 스페이서들(100)은 더미 게이트들(90, 96)의 제거 이후에 제거될 수 있다.
도 22a, 도 22b, 도 22c 및 단계(250)에서, 게이트 유전체층들(110, 114)과 게이트 전극들(112, 116)이 대체 게이트들을 위해 형성된다. 게이트 유전체층들(110, 114)은, 에피택셜 핀들의 최상면들 및 측벽들 상과, 게이트 스페이스들(105)의 측벽들 상과, ILD(106)의 최상면 상에서와 같이, 리세스들(108)에서 컨포멀하게 퇴적된다. 몇몇의 실시예들에 따르면, 게이트 유전체층들(110, 114)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 다른 실시예들에서, 게이트 유전체층들(110, 114)은 하이 k 유전체 물질을 포함하며, 이러한 실시예들에서, 게이트 유전체층들(110, 114)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체층들(110, 114)의 형성 방법은 분자 빔 증착(Molecular-Beam Deposition; MBD), 원자층 증착(atomic layer deposition; ALD), PECVD 등을 포함할 수 있다.
다음으로, 게이트 전극들(112, 116)이 각각 게이트 유전체층들(110, 114) 위에 퇴적되며, 리세스들(108)의 잔여 부분들을 채운다. 게이트 전극들(112, 116)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 또는 이들의 다중층들과 같은 금속 함유 물질을 포함할 수 있다. 게이트 전극들(112, 116)의 충전 후, 단계(252)에서, 게이트 유전체층들(110, 114)과 게이트 전극들(112, 116)의 물질의 과잉 부분들 - 이 과잉 부분들은 ILD(106)의 최상면 위에 있음 - 을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 이에 따라, 게이트 유전체층들(110, 114)과 게이트 전극들(112, 116)의 물질의 결과적인 잔여 부분들은 결과적인 finFET들의 대체 게이트들을 형성한다.
게이트 유전체층들(110, 114)이 동일한 물질들을 포함하도록 게이트 유전체층들(110, 114)의 형성은 동시적으로 일어날 수 있으며, 게이트 전극들(112, 116)이 동일한 물질들을 포함하도록 게이트 전극들(112, 116)은 동시적으로 일어날 수 있다. 하지만, 다른 실시예들에서는, 게이트 유전체층들(110, 114)이 상이한 물질들을 포함할 수 있도록 게이트 유전체층들(110, 114)은 구별되는 공정들에 의해 형성될 수 있고, 게이트 전극들(112, 116)이 상이한 물질들을 포함할 수 있도록 게이트 전극들(112, 116)은 구별되는 공정들에 의해 형성될 수 있다. 구별되는 공정들을 이용할 때 적절한 영역들을 마스킹하고 노출시키도록 다양한 마스킹 단계들이 이용될 수 있다.
도 23a, 도 23b 및 도 23c에서, ILD(118)은, 단계(254)에서, ILD(106) 위에 퇴적되며, 콘택트들(120, 122)은, 단계(256)에서, ILD(118)와 ILD(106)를 관통하여 형성된다. ILD(118)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되며, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 콘택트들(120, 122)을 위한 개구들은 ILD들(106, 118)을 관통하여 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기술들을 이용하여 형성될 수 있다. 확산 배리어층, 접착층 등과 같은 라이너, 및 도전성 물질이 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. ILD(118)의 표면으로부터의 과잉의 물질을 제거하기 위해 CMP와 같은, 평탄화 공정이 수행될 수 있다. 잔여 라이너 및 도전성 물질은 개구들에서 콘택트들(120, 122)을 형성한다. 에피택셜 소스/드레인 영역들(102, 104)과 콘택트들(120, 122) 사이의 계면에서 각각 실리사이드를 형성하기 위해 어닐링 공정이 수행될 수 있다. 콘택트들(120)은 에피택셜 소스/드레인 영역들(102)에 물리적으로 및 전기적으로 결합되며, 콘택트들(122)은 에피택셜 소스/드레인 영역들(104)에 물리적으로 및 전기적으로 결합된다.
명시적으로 도시하지는 않았지만, 본 업계의 당업자는 추가적인 처리 단계들이 도 23a, 도 23b 및 도 23c에서의 구조물에 대해 수행될 수 있다는 것을 손쉽게 이해할 것이다. 예를 들어, 다양한 금속간 유전체들(Inter-Metal Dielectric; IMD) 및 이들의 대응하는 금속부들이 ILD(118) 위에 형성될 수 있다.
도 25, 도 26a, 도 26b 및 도 26c는 도 2 내지 도 24b와 관련하여 논의된 공정 및 구조물들에 대한 수정예를 나타낸다. 도 25는 도 2 내지 도 7과 관련하여 논의된 공정들을 거친 처리 후와 변환 공정 후의 구조물의 단면도를 나타낸다. 도 25에서, 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 변환 공정은 도 8과 관련하여 상술한 변환 공정과 유사할 수 있으며, 예컨대 보다 오랜 지속기간 동안, 보다 높은 온도 등에서, 또는 이들의 조합에서 이뤄질 수 있다. 도 25에서 예시된 실시예에서, 하부 에피택셜 부분(60)의 비연속적인 영역이 상부 에피택셜 부분들(62)과 각각의 핀들(52) 사이에서 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 비연속부들(130)이 예시된다. 그런 후, 도 26a, 도 26b 및 도 26c에서 예시된 구조물을 달성하기 위해 도 9 내지 도 23c와 관련하여 논의된 처리가 진행될 수 있다. 도 26a, 도 26b 및 도 26c에서 예시된 구조물은, 하부 에피택셜 부분들(60)의 비연속적인 영역들을 갖는다는 것을 제외하고는, 도 23a, 도 23b 및 도 23c에서의 구조물과 동일하다.
도 27 내지 도 36c는 또다른 예시적인 실시예에 따른 finFET들의 제조에서의 중간 스테이지들의 단면도들이며, 도 37a 및 도 37b는 도 27 내지 도 36c에서 도시된 공정의 공정 흐름이다. 도 27 내지 도 35는 다중 finFET들을 제외하고, 도 1에서 나타난 기준 단면 A-A를 나타낸다. 도 36a, 도 36b 및 도 36c에서, "A" 지정으로 끝나는 도면들은 유사 단면 A-A를 따라 예시된 것이고; "B" 지정으로 끝나는 도면들은 기판 상의 제1 영역에서의 유사 단면 B/C-B/C를 따라 예시된 것이며; "C" 지정으로 끝나는 도면들은 기판 상의 제2 영역에서의 유사 단면 B/C-B/C를 따라 예시된 것이다.
제일먼저, 처리는 도 2 내지 도 4 및 단계들(200~204)과 관련하여 논의된 대로 진행한다. 도 27과 단계(260)에서, 리세스들(56)이 제1 영역(50B)과 제2 영역(50C)에서의 핀들(52) 및/또는 격리 영역들(54)에서 형성된다. 리세스들(56)은 임의의 허용가능한 에칭 공정을 이용하여 에칭함으로써 형성될 수 있다. 핀들(52)의 표면들은 리세스들(56)의 바닥면들의 적어도 일부분들로서 노출된다. 예시된 바와 같이, 리세스들(56)의 바닥면들은 에칭 공정 이후에 핀들(52)의 최상면들 모두를 포함한다. 예시된 실시예에서, 핀들(52)의 최상면들은 각각 평면이다. 다른 실시예들에서, 핀들(52)의 최상면들은 상이한 구성들을 가질 수 있으며, 이들 중 몇몇을 아래에서 논의한다.
도 28과 단계(262)에서, 에피택셜 핀들이 제1 영역(50B)과 제2 영역(50C)에서의 리세스들(56)에서 형성된다. 몇몇의 실시예들에서, 에피택셜 핀들은 리세스들(56) 내에서 물질을 에피택셜방식으로 성장시킴으로써 형성된다. 예시된 바와 같이, 제1 영역(50B)과 제2 영역(50C)에서의 에피택셜 핀들 각각은 하부 에피택셜 부분(60)과 상부 에피택셜 부분(62)을 포함한다. 하부 에피택셜 부분들(60)은 핀들(52)의 최상면들 상에서 에피택셜방식으로 성장되며, 상부 에피택셜 부분들(62)은 하부 에피택셜 부분들(60) 상에서 에피택셜방식으로 성장된다.
이전에 논의된 바와 같이, 상부 에피택셜 부분들(62)의 물질은 하부 에피택셜 부분들(60)의 물질과는 상이하다. 몇몇의 실시예들에서, 상부 에피택셜 부분들(62)과 하부 에피택셜 부분들(60)의 상이한 물질들은 하부 에피택셜 부분들(60)의 상당한 부분이 유전체 물질로 변환될 수 있게 해주는 반면에 상부 에피택셜 부분들(62)은 유전체 물질로 상당히 변환되지는 않도록 해준다. 예시된 실시예에서, 하부 에피택셜 부분들(60)은 실리콘 게르마늄이며, 여기서 게르마늄의 농도는 30%보다 큰 것과 같이, 10% 이상이며(예컨대, Si1 - xGex, 단, x ≥ 0.10), 상부 에피택셜 부분들(62)은 실리콘이다. 다른 실시예들에서, 에피택셜 핀들은 실리콘, 실리콘 탄화물, 게르마늄, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등과 같은 다른 물질을 포함할 수 있다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체를 형성하기 위해 이용가능한 물질들은, 비제한적인 예시로서, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다.
상술한 바와 같이, 하부 에피택셜 부분들(60)은 응력 완화 버퍼층들과 같은, 버퍼층들일 수 있다. 응력 완화 버퍼층은 상부 에피택셜 부분들(62)과 같은, 위에 있는 물질에서 응력을 한층 더 유도시킬 수 있다. 상술한 바와 같이, 상부 에피택셜 부분들(62)은 인장 또는 압축 스트레이닝될 수 있거나, 또는 부분적으로 또는 실질적으로 완화될 수 있다.
단계(212)에서, 예컨대, 격리 영역들(54)의 최상면 위에서 에피택셜 핀들이 오버성장(overgrown)될 때, 동일 평면이 될 에피택셜 핀들과 격리 영역들(54)의 최상면들을 형성하기 위해 CMP 공정과 같은 평탄화 공정이 이용될 수 있다.
도 29와 단계(214)에서, 격리 영역들(54)이 리세싱된다. 제1 영역(50B)과 제2 영역(50C)에서의 에피택셜 핀들이 이웃해 있는 격리 영역들(54) 사이로부터 돌출하도록 격리 영역들(54)은 리세싱된다. 예시된 바와 같이, 격리 영역들(54)의 최상면들은 하부 에피택셜 부분들(60)의 최상면들 위에 있다. 다른 실시예들에서, 격리 영역들(54)의 최상면들은 하부 에피택셜 부분들(60)의 최상면들 아래와 바닥면들 위에 있을 수 있거나, 또는 격리 영역들(54)의 최상면들은 하부 에피택셜 부분들(60)의 바닥면들 아래에 있을 수 있다. 몇몇의 실시예들에서, 격리 영역들(54)의 리세싱은 산화와 같은 것에 의해, 하부 에피택셜 부분들(60)의 유전체 물질로의 변환을 촉진시킨다. 격리 영역들(54)이 리세싱될 수 있는 깊이는 산화와 같이, 이러한 변환을 위해 이용된 공정에 따라 달라질 수 있다. 예컨대, 만약 이러한 변환이 격리 영역들(54)을 리세싱하지 않고서 달성될 수 있다면, 리세싱은 생략될 수 있다. 격리 영역들(54)은 허용가능한 에칭 공정을 이용하여 리세싱될 수 있다.
도 30과 단계(216)에서, 하부 에피택셜 부분들(60)이 유전체 물질(64)로 변환된다. 몇몇의 실시예들에서, 변환 공정은 상술한 바와 같이, 산화이다. 다른 변환 공정이 이용될 수 있다.
상술한 바와 같이 핀들(52)이 실리콘이고, 하부 에피택셜 부분들(60)이 Si1 -xGex(단, x ≥ 0.10), 상부 에피택셜 부분들(62)이 실리콘이며, 산화 공정이 변환을 위해 이용되는 몇몇의 실시예들에서는, SiGe가 실리콘보다 큰 속도로 산화되기 때문에, 하부 에피택셜 부분들(60)은, 핀들(52)과 상부 에피택셜 부분들(62)이 산화되는 것보다 빠르게 산화되어 SiGeO를 형성할 수 있다. 이에 따라, 각각의 하부 에피택셜 부분(60)은 상당한 부분이 산화될 수 있는 반면에, 핀들(52)과 상부 에피택셜 부분들(62)은 매우 적은 양이 산화된다.
도 30에서 예시된 실시예에서, 하부 에피택셜 부분(60)의 연속적인 영역이 상부 에피택셜 부분들(62)과 각각의 핀들(52) 사이에서 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 나중에 논의될 바와 같이, 하부 에피택셜 부분(60)의 비연속적인 영역이 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환될 수 있다.
도 31과 단계(218)에서, 제1 영역(50B)과 제2 영역(50C)에서의 이웃해 있는 에피택셜 핀들 사이에서 절연 물질(66)이 격리 영역들(54) 위에 형성된다. 격리 영역들(54)이, 도 29를 참조하여 논의된 바와 같이, 이전에 리세싱되었을 때 절연 물질(66)은 퇴적될 수 있다. 예컨대, 격리 영역들(54)이 리세싱되지 않으면, 절연 물질(66)은 생략될 수 있다. 또한 도 31과 단계(220)에서, CMP와 같은 평탄화 공정은 어떠한 과잉 절연물질도 제거할 수 있고, 동일 평면들인, 절연 물질(66)의 최상면들과 에피택셜 핀들의 최상면들을 형성할 수 있다.
도 32와 단계(222)에서, 마스크(68)가 기판(50)의 제1 영역(50B) 위에 형성되는 동안 제2 영역(50C)은 노출된다. 마스크(68)는 허용가능한 포토리소그래피 공정 등에 의해 포토레지스트 패터닝될 수 있다. 또한 도 32와 단계(264)에서, 마스크(68)가 제1 영역(50B) 상에 있는 동안에, 리세스들(140)이 제2 영역(50C)에서의 상부 에피택셜 부분들(62) 및/또는 격리 영역들(54)에 형성된다. 리세스들(140)은 격리 영역들(54)의 물질과 실리콘과 절연 물질(66) 사이에서 우수한 에칭 선택도를 갖고 실리콘을 에칭할 수 있는 습식 에천트, RIE, NBE, TMAH, 수산화 암모늄 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정을 이용하여 에칭에 의해 형성될 수 있다. 에칭은 이방성일 수 있다.
예시된 바와 같이, 제2 영역(50C)에서의 상부 에피택셜 부분들(62)의 적어도 일부분은 템플릿(template)층들(142)로서 남는다. 템플릿층들(142)의 표면들은 리세스들(140)의 바닥면들의 적어도 일부분들로서 노출된다. 예시된 바와 같이, 리세스들(140)의 바닥면들은 에칭 공정 이후에 템플릿층들(142)의 최상면들 모두를 포함한다. 예시된 실시예에서, 템플릿층들(142)의 최상면들은 각각 평면이다. 다른 실시예들에서, 템플릿층들(142)의 최상면들은 상이한 구성들을 가질 수 있으며, 이들 중 몇몇을 아래에서 논의한다. 아래에서 논의되는 바와 같이, 템플릿층들(142)은 물질을 에피택셜방식으로 성장시키기 위한 템플릿으로서 이용될 수 있다.
도 34와 단계(266)에서, 에피택셜 핀들이 제2 영역(50C)에서의 리세스들(140)에 형성된다. 몇몇의 실시예들에서, 에피택셜 핀들은 MOCVD, MBE, LPE, VPE, SEG 등, 또는 이들의 조합에 의해, 리세스들(140) 내에서 물질을 에피택셜방식으로 성장시킴으로써 형성된다. 예시된 바와 같이, 제2 영역(50C)에서의 에피택셜 핀들 각각은 상부 에피택셜 부분(144)을 포함한다. 상부 에피택셜 부분들(144)은 템플릿층들(142) 상에서 에피택셜방식으로 성장된다.
몇몇의 실시예들에서, 상부 에피택셜 부분들(144)을 비롯한 에피택셜 핀들은 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등을 포함할 수 있다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체를 형성하기 위해 이용가능한 물질들은, 비제한적인 예시로서, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 상부 에피택셜 부분들(144)의 물질은 템플릿층들(142)의 물질과는 상이할 수 있다.
제2 영역(50C)에서의 에피택셜 핀들이 형성된 후, 마스크(68)는 제거된다. 예를 들어, 마스크(68)가 포토레지스트이면, 마스크(68)는 산소 플라즈마를 이용하는 것과 같이, 적절한 애싱 공정에 의해 제거될 수 있다. 다른 실시예들에서, 마스크(68)는 에칭, CMP 공정 등을 이용하여 제거될 수 있다. 또한 도 34와 단계(228)에서, 예컨대, 절연 물질(66) 및/또는 격리 영역들(54)의 최상면 위에서 에피택셜 핀들이 오버성장될 때, 동일 평면이 될, 제1 영역(50B)과 제2 영역(50C)에서의 에피택셜 핀들, 및 절연 물질(66) 및/또는 격리 영역들(54)의 최상면들을 형성하기 위해 CMP 공정과 같은 평탄화 공정이 이용될 수 있다.
도 35와 단계(230)에서, STI 영역들을 형성하기 위한 것과 같이, 절연 물질(66) 및/또는 격리 영역들(54)은 리세싱된다. 제1 영역(50B)과 제2 영역(50C)에서의 에피택셜 핀들이 이웃해 있는 절연 물질(66) 및/또는 격리 영역들(54) 사이로부터 돌출하도록 절연 물질(66) 및/또는 격리 영역들(54)은 리세싱된다. 여기서는 단순화를 위해, 도면들에서 격리 영역들(54)을 예시하였지만, 격리 영역들(54)은 절연 물질(66)을 포함할 수 있다. 예시된 바와 같이, 격리 영역들(54)의 최상면들은, 제1 영역(50B)과 제2 영역(50C)에서 하부 에피택셜 부분들(60)과 유전체 물질(64)의 최상면들 위에 있다. 다른 실시예들에서, 격리 영역들(54)의 최상면들은 하부 에피택셜 부분들(60)과 유전체 물질(64)의 최상면들 아래와 바닥면들 위에 있을 수 있거나, 또는 격리 영역들(54)의 최상면들은 하부 에피택셜 부분들(60)과 유전체 물질(64)의 바닥면들 아래에 있을 수 있다. 또한, 격리 영역들(54)의 최상면들은, 예시된 바와 같은 평면, 볼록면, (접시와 같은) 오목면, 또는 이들의 조합을 가질 수 있다. 격리 영역들(54)의 최상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 격리 영역들(54)은 허용가능한 에칭 공정을 이용하여 리세싱될 수 있다.
그런 후, 도 36a, 도 36b 및 도 36c에서 예시된 구조물을 달성하기 위해 도 13 내지 도 23c 및 단계들(232~256)과 관련하여 논의된 처리가 진행될 수 있다. 도 36a, 도 36b 및 도 36c에서 예시된 구조물은, 제2 영역(50C)에서 하부 에피택셜 부분들(60), 유전체 물질(64), 템플릿층들(142), 및 상부 에피택셜 부분들(144)을 갖는다는 것을 제외하고는, 도 23a, 도 23b 및 도 23c에서의 구조물과 동일하다.
도 38, 도 39a, 도 39b 및 도 39c는 도 2 내지 도 4, 도 27 내지 도 35, 및 도 13 내지 도 23c와 관련하여 논의된 공정 및 구조물들에 대한 수정예를 나타낸다. 도 38은 도 2 내지 도 4 및 도 27 내지 도 29와 관련하여 논의된 공정들을 거친 처리 후와 변환 공정 후의 구조물의 단면도를 나타낸다. 도 38에서, 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 변환 공정은 도 30과 관련하여 상술한 변환 공정과 유사할 수 있으며, 예컨대 보다 오랜 지속기간 동안, 보다 높은 온도 등에서, 또는 이들의 조합에서 이뤄질 수 있다. 도 38에서 예시된 실시예에서, 하부 에피택셜 부분(60)의 비연속적인 영역이 상부 에피택셜 부분들(62)과 각각의 핀들(52) 사이에서 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 비연속부들(130)이 예시된다. 그런 후, 도 39a, 도 39b 및 도 39c에서 예시된 구조물을 달성하기 위해 도 31 내지 도 35 및 도 13 내지 도 23c와 관련하여 논의된 처리가 진행될 수 있다. 도 39a, 도 39b 및 도 39c에서 예시된 구조물은, 하부 에피택셜 부분들(60)의 비연속적인 영역들을 갖는다는 것을 제외하고는, 도 36a, 도 36b 및 도 36c에서의 구조물과 동일하다.
도 40 내지 도 42는 실시예들 내로 병합될 수 있는 피처들을 나타낸다. 도 40에서, 핀들(52)의 최상면들은 (예시된 바와 같이) 볼록, 평면, 또는 오목과 같은 구성을 갖는다. 이러한 최상면들은 도 5, 도 10, 또는 도 27에서의 리세싱에 의해 형성될 수 있다. 핀들(52)의 최상면 구성은 오목면 또는 볼록면을 형성하기 위해 핫 암모니아(hot ammonia)와 같은 습식 에칭, 또는 평면을 형성하기 위해 건식 플라즈마 에칭과 같이, 적절한 에칭 공정을 이용하여 형성될 수 있다. 또한, 도 40에서, 하부 에피택셜 부분들(60)의 최상면들은 (예시된 바와 같이) 오목, 평면, 또는 볼록과 같은 구성을 갖는다. 이러한 최상면들은 하부 에피택셜 부분들을 과도 성장시키고 도 6, 도 11, 또는 도 28에서의 에치백(etch-back) 공정을 수행함으로써 형성될 수 있다. 하부 에피택셜 부분들(60)의 최상면 구성은 오목면 또는 볼록면을 형성하기 위해 핫 암모니아와 같은 습식 에칭, 또는 평면을 형성하기 위해 건식 플라즈마 에칭과 같이, 적절한 에칭 공정을 이용하여 형성될 수 있다.
도 41은 하부 에피택셜 부분들(60)을 유전체 물질(64)로 변환시킨 후의 구조물을 나타내며, 여기서는 도 8과 도 30에서와 같이, 하부 에피택셜 부분들(60)의 연속적인 부분들이 남겨진다. 도 42는 하부 에피택셜 부분들(60)을 유전체 물질(64)로 변환시킨 후의 구조물을 나타내며, 여기서는 도 25와 도 38에서와 같이, 하부 에피택셜 부분들(60)의 비연속적인 부분들이 비연속부들(130)과 함께 남겨진다. 표시된 바와 같이, 도 40 내지 도 42에서 예시된 제1 영역(50B)을 위한 피처들은 어떻게 처리가 수행되느냐에 따라 제2 영역(50C)을 위해 예시된 피처들과 동시적으로 존재할 수 있거나 또는 그렇지 않을 수 있다. 이러한 피처들은 설명의 용이성을 위해 이러한 개별적인 도면들에서 예시되며, 본 업계의 당업자는 이러한 피처들이 본 논의에 기초한 공정 내로 병합될 수 있는 방법을 손쉽게 이해할 것이다.
도 43 내지 도 45는 실시예들 내로 병합될 수 있는 피처들을 나타낸다. 도 43에서, 핀들(52)의 최상면들은 (예시된 바와 같이) V자형과 같은 구성을 가지며, 이러한 V자형은 추가로 대청적이거나 또는 비대칭적일 수 있다. 이러한 최상면들은 도 5, 도 10, 또는 도 27에서의 리세싱에 의해 형성될 수 있다. 핀들(52)의 최상면 구성은 (111) 평면과 같은, 결정학적 평면에 대해 선택적인 적절한 에칭 공정을 이용하여 형성될 수 있다. 또한 도 43에서는, 템플릿층들(142)의 최상면들이 (예시된 바와 같이) V자형과 같은 구성을 가지며, 이러한 V자형은 추가로 대청적이거나 또는 비대칭적일 수 있다. 이러한 최상면들은 도 33에서의 리세싱에 의해 형성될 수 있다. 템플릿층들(142)의 최상면 구성은 (111) 평면과 같은, 결정학적 평면에 대해 선택적인 적절한 에칭 공정을 이용하여 형성될 수 있다.
도 44는 하부 에피택셜 부분들(60)을 유전체 물질(64)로 변환시킨 후의 구조물을 나타내며, 여기서는 도 8과 도 30에서와 같이, 하부 에피택셜 부분들(60)의 연속적인 부분들이 남겨진다. 도 45는 하부 에피택셜 부분들(60)을 유전체 물질(64)로 변환시킨 후의 구조물을 나타내며, 여기서는 도 25와 도 38에서와 같이, 하부 에피택셜 부분들(60)의 비연속적인 부분들이 비연속부들(130)과 함께 남겨진다. 표시된 바와 같이, 도 43 내지 도 45에서 예시된 제1 영역(50B)을 위한 피처들은 어떻게 처리가 수행되느냐에 따라 제2 영역(50C)을 위해 예시된 피처들과 동시적으로 존재할 수 있거나 또는 그렇지 않을 수 있다. 이러한 피처들은 설명의 용이성을 위해 이러한 개별적인 도면들에서 예시되며, 본 업계의 당업자는 이러한 피처들이 본 논의에 기초한 공정 내로 병합될 수 있는 방법을 손쉽게 이해할 것이다.
도 46 내지 도 55는 예시적인 실시예에 따른 finFET들의 제조에서의 중간 스테이지들의 단면도들이며, 도 56a 및 도 56b는 도 46 내지 도 55에서 도시된 공정의 공정 흐름이다. 도 46 내지 도 55는 다중 finFET들을 제외하고, 도 1에서 나타난 기준 단면 A-A를 나타낸다.
도 46은 도 2에서의 기판(50)과 같은 기판(50)을 나타낸다. 기판(50)은 제1 영역(50B)과 제2 영역(50C)을 갖는다. 도 2와 관련하여 논의된 바와 같이, 제1 영역(50B)은 n형 finFET 등의 NMOS 트랜지스터와 같은 n형 디바이스들을 형성하기 위한 것일 수 있다. 도 2와 관련하여 논의된 바와 같이, 제2 영역(50C)은 p형 finFET 등의 PMOS 트랜지스터와 같은 p형 디바이스들을 형성하기 위한 것일 수 있다.
도 47과 단계(300)에서, 하부 에피택셜층(150)(예컨대, 블랭킷(blanket)층)과 상부 에피택셜층(152)(예컨대, 블랭킷층)은 기판(50)의 제1 영역(50B)과 제2 영역(50C) 둘 다에서 형성된다. 하부 에피택셜층(150)은 기판(50) 상에서 형성되며, 상부 에피택셜층(152)은 하부 에피택셜층(150) 상에서 형성된다. 몇몇의 실시예들에서, 하부 에피택셜층(150)과 상부 에피택셜층(152)은 MOCVD, MBE, LPE, VPE, SEG 등, 또는 이들의 조합에 의해, 물질을 에피택셜방식으로 성장시킴으로써 형성된다. 하부 에피택셜층(150)과 상부 에피택셜층(152)의 예시적인 물질들은 추가적인 환경이 논의된 후에 이어서 논의된다.
도 48과 단계(302)에서, 마스크(154)가 기판(50)의 제2 영역(50C) 위에 형성되는 동안 제1 영역(50B)은 노출된다. 마스크(154)는 허용가능한 포토리소그래피 공정 등에 의해 포토레지스트 패터닝될 수 있다. 마스크(154)가 제2 영역(50C) 위에 있는 동안, 제1 영역(50B)에서의 하부 에피택셜층(150)과 상부 에피택셜층(152)을 제거하기 위해 단계(304)에서 도시된 에칭이 수행된다. 에칭은 RIE, NBE 등 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 이어서, 단계(306)에서, 하부 에피택셜층(156)(예컨대, 블랭킷층)과 상부 에피택셜층(158)(예컨대, 블랭킷층)은 기판(50)의 제1 영역(50B)에서 형성된다. 하부 에피택셜층(156)은 기판(50) 상에서 형성되며, 상부 에피택셜층(158)은 하부 에피택셜층(156) 상에서 형성된다. 몇몇의 실시예들에서, 하부 에피택셜층(156)과 상부 에피택셜층(158)은 MOCVD, MBE, LPE, VPE, SEG 등, 또는 이들의 조합에 의해, 물질을 에피택셜방식으로 성장시킴으로써 형성된다. 하부 에피택셜층(156)과 상부 에피택셜층(158)의 예시적인 물질들은 추가적인 환경이 논의된 후에 이어서 논의된다. 단계(308)에서, CMP와 같은 평탄화 공정은 임의의 잔여 마스크(154)를 제거하고 동일 평면들인 상부 에피택셜층들(152, 158)의 최상면들을 형성할 수 있다.
몇몇의 실시예들에서, 하부 에피택셜층(150)은 제1 영역(50B)으로부터 제거되지 않을 수 있고, 제1 영역(50B)에서의 하부 에피택셜층(156)을 대신할 수 있다. 또한, 각각의 에피택셜층은 주어진 응용에 바람직할 수 있는 하나 이상의 구별되는 층들을 포함할 수 있다.
도 49, 도 50 및 (도 13과 도 14에서의 공정 단계들 및 단계(232)와 유사한) 단계(310)에서, 상부 에피택셜층들(158, 152), 하부 에피택셜층들(156, 150), 및/또는 기판(50)에서 적절한 웰들이 형성될 수 있다. 예를 들어, P웰은 제1 영역(50B)에서 형성될 수 있고, N웰은 제2 영역(50C)에서 형성될 수 있다.
도 49에서 예시된 바와 같이, 포토레지스트(160)가 제1 영역(50B)에서 상부 에피택셜층(158) 위에 형성된다. 포토레지스트(160)는 PMOS 영역과 같은, 기판(50)의 제2 영역(50C)을 노출시키도록 패터닝된다. 포토레지스트(160)는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트(160)가 패터닝되면, n형 불순물 주입(162)이 제2 영역(50C)에서 수행되며, 포토레지스트(160)는, n형 불순물들이 NMOS 영역과 같은, 제1 영역(50B) 내로 주입되는 것을 실질적으로 막아주는 마스크로서 역할을 할 수 있다. n형 불순물들은 약 1017㎝-3과 약 1018㎝-3 사이와 같이, 1018㎝-3 이하의 농도로 제1 영역에 주입되는 인, 비소 등일 수 있다. 주입(162) 이후, 포토레지스트(160)는 허용가능한 애싱 공정과 같은 것에 의해 제거된다.
도 50에서 예시된 바와 같이, 포토레지스트(164)가 제2 영역(50C)에서 상부 에피택셜층(152) 위에 형성된다. 포토레지스트(164)는 NMOS 영역과 같은, 기판(50)의 제1 영역(50B)을 노출시키도록 패터닝된다. 포토레지스트(164)는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트(164)가 패터닝되면, p형 불순물 주입(166)이 제1 영역(50B)에서 수행될 수 있으며, 포토레지스트(164)는, p형 불순물들이 PMOS 영역과 같은, 제2 영역 내로 주입되는 것을 실질적으로 막아주는 마스크로서 역할을 할 수 있다. p형 불순물들은 약 1017㎝-3과 약 1018㎝-3 사이와 같이, 1018㎝-3 이하의 농도로 제1 영역에 주입되는 붕소, BF2 등일 수 있다. 주입(166) 이후, 제2 포토레지스트는 허용가능한 애싱 공정과 같은 것에 의해 제거될 수 있다.
주입들(162, 166) 이후, 주입되었던 p형 불순물과 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 이러한 주입들은 제1 영역(50B), 예컨대 NMOS 영역에서 p웰과, 제2 영역(50C), 예컨대 PMOS 영역에서 n웰을 형성할 수 있다. 몇몇의 실시예들에서, 에피택셜층들의 성장된 물질들은 성장 동안에 인 시츄(in situ) 도핑될 수 있어서, 주입들을 생략시킬 수 있지만, 인 시츄와 주입 도핑은 다함께 이용될 수 있다.
도 51과 (도 3에서의 공정 단계들 및 단계(200)와 유사한) 단계(312)에서, 핀들(52) 및 에피택셜 핀들이 형성된다. 제1 영역(50B)에서의 에피택셜 핀들은 하부 에피택셜층(156)과 상부 에피택셜층(158) 각각으로부터 형성된 하부 에피택셜 부분들(60)과 상부 에피택셜 부분들(62)을 포함한다. 제2 영역(50C)에서의 에피택셜 핀들은 하부 에피택셜층(150)과 상부 에피택셜층(152) 각각으로부터 형성된 하부 에피택셜 부분들(60)과 상부 에피택셜 부분들(72)을 포함한다. 몇몇의 실시예들에서, 핀들(52)과 에피택셜 핀들은 상부 에피택셜층들(152, 158), 하부 에피택셜층들(150, 156), 및 기판(50)에서 트렌치들을 에칭함으로써 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
이전에 논의된 바와 마찬가지로, 상부 에피택셜층(158)(및, 이에 따라, 상부 에피택셜 부분들(62))의 물질은 하부 에피택셜층(156)(및, 이에 따라 하부 에피택셜 부분들(60))의 물질과는 상이하다. 몇몇의 실시예들에서, 상부 에피택셜 부분들(62)과 하부 에피택셜 부분들(60)의 상이한 물질들은 하부 에피택셜 부분들(60)의 상당한 부분이 유전체 물질로 변환될 수 있게 해주는 반면에 상부 에피택셜 부분들(62)은 유전체 물질로 상당히 변환되지는 않도록 해준다. 예시된 실시예에서, 하부 에피택셜 부분들(60)은 실리콘 게르마늄이며, 여기서 게르마늄의 농도는 30%보다 큰 것과 같이, 10% 이상이며(예컨대, Si1 - xGex, 단, x ≥ 0.10), 상부 에피택셜 부분들(62)은 실리콘이다. 다른 실시예들에서, 에피택셜 핀들은 실리콘, 실리콘 탄화물, 게르마늄, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등과 같은 다른 물질을 포함할 수 있다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체를 형성하기 위해 이용가능한 물질들은, 비제한적인 예시로서, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다.
상술한 바와 같이, 하부 에피택셜 부분들(60)은 응력 완화 버퍼층들과 같은, 버퍼층들일 수 있다. 응력 완화 버퍼층은 상부 에피택셜 부분들(62)과 같은, 위에 있는 물질에서 응력을 한층 더 유도시킬 수 있다. 상술한 바와 같이, 상부 에피택셜 부분들(62)은 인장 또는 압축 스트레이닝될 수 있거나, 또는 부분적으로 또는 실질적으로 완화될 수 있다.
이전 논의에서와 마찬가지로, 몇몇의 실시예들에서, 상부 에피택셜층(152)(및, 이에 따라, 상부 에피택셜 부분들(72))과 하부 에피택셜층(150)(및, 이에 따라, 하부 에피택셜 부분들(70))은 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등을 포함할 수 있다. 예를 들어, Ⅲ-Ⅴ족 화합물 반도체를 형성하기 위해 이용가능한 물질들은, 비제한적인 예시로서, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 상부 에피택셜 부분들(72)의 물질은 하부 에피택셜 부분들(70)의 물질과는 상이할 수 있다.
하부 에피택셜 부분들(70)은 버퍼층일 수 있다. 또한, 하부 에피택셜 부분들(70)은 이전에 논의한 응력 버퍼층들과 같은, 응력 완화 버퍼층들일 수 있다. 상술한 바와 마찬가지로, 상부 에피택셜 부분들(72)과 같은, 위에 있는 층은 응력 버퍼층과의 격자 부정합으로부터 상부 에피택셜 부분들(72) 내에서 응력을 유도시킬 수 있다. 상부 에피택셜 부분들(72)은 인장 또는 압축 스트레이닝될 수 있다. 또다른 실시예들에서, 상부 에피택셜 부분(72)과 하부 에피택셜 부분(70)의 물질들이 격자 부정합될 때에도, 상부 에피택셜 부분(72)은 플라스틱 완화 및/또는 탄성 완화에 의해 부분적으로 또는 실질적으로 완화될 수 있다.
도 52와 단계(314)에서, 마스크(168)가 기판(50)의 제2 영역(50C)에서의 핀들(52)과 에피택셜 핀들 위에 형성되는 동안 제1 영역(50B)은 노출된다. 마스크(168)는 CVD, PECVD, ALD, LPCVD 등에 의해 퇴적된, 실리콘 질화물(SiN), 실리콘 카본 질화물(SiCN), 실리콘 산화물(SiO), 실리콘 산화질화물(SiOxNy), 이들의 조합 등을 포함할 수 있다. 마스크(168)의 퇴적은 제1 영역(50B)과 제2 영역(50C) 위에서 컨포멀할 수 있다. 포토레지스트와 같은, 마스크가 기판(50)의 제2 영역(50C) 위에 형성될 수 있는 동안 제1 영역(50B)은, 허용가능한 포토리소그래피 공정 등과 같은 것에 의해 노출된다. 그런 후, 마스크(168)를 제1 영역(50B)으로부터 제거하기 위해 습식 에칭 또는 건식 에칭과 같은, 허용가능한 에칭 공정이 수행될 수 있다. 다른 실시예들에서, 예컨대, 후속 단계들 동안 하부 에피택셜 부분들(70)이 유전체 물질로 변환될 때, 마스크(168)는 생략될 수 있다.
도 8과 관련하여 논의된 단계(216) 및 도 53에서, 하부 에피택셜 부분들(60)이 유전체 물질(64)로 변환된다. 몇몇의 실시예들에서, 변환 공정은 상술한 바와 같이, 산화이다. 다른 변환 공정이 이용될 수 있다. 도 53에서 예시된 실시예에서, 하부 에피택셜 부분(60)의 연속적인 영역이 상부 에피택셜 부분들(62)과 각각의 핀들(52) 사이에서 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 나중에 논의될 바와 같이, 하부 에피택셜 부분(60)의 비연속적인 영역이 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환될 수 있다.
도 54에서, 마스크(168)는, 단계(312)에서, 제거되며, 격리 영역들(54)이, (도 4와 관련하여 논의된 처리 및 단계(202)와 유사한) 단계(320)에서, 형성된다. 마스크(168)는 마스크(168)의 물질에 대해 선택적인 에칭에 의해 제거될 수 있고, 이것은 습식 에칭일 수 있다. 후속하여, 격리 영역들(54)을 형성하기 위해 이웃하는 핀들(52)과 에피택셜 핀들 사이에 절연 물질이 형성된다. 절연물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, HDP-CVD, FCVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연물질들이 이용될 수 있다. 예시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면 어닐링 공정이 수행될 수 있다. 또한 도 54 및 (단계(204)와 유사한) 단계(322)에서, CMP와 같은 평탄화 공정은 어떠한 과잉 절연물질도 제거할 수 있고, 동일 평면들인, 격리 영역들(54)의 최상면들과 에피택셜 핀들의 최상면들을 형성할 수 있다. 평탄화 공정 이후에 상이한 물질들이 상부 에피택셜 부분들(62 및/또는 72)로서 병합될 수 있다는 것을 유념해야 한다. 예를 들어, 상부 에피택셜 부분들(62 및/또는 72)을 제거하기 위해 적절한 마스킹 및 에칭이 수행될 수 있고, 상이한 물질은 상부 에피택셜 부분들(62 및/또는 72)의 제거에 의해 형성된 리세스들에서 에피택셜방식으로 성장될 수 있다.
도 55와 (도 12에서의 처리 및 단계(230)와 유사한) 단계(324)에서, STI 영역들을 형성하기 위한 것과 같이, 격리 영역들(54)은 리세싱된다. 제1 영역(50B)과 제2 영역(50C)에서의 에피택셜 핀들이 이웃해 있는 격리 영역들(54) 사이로부터 돌출하도록 격리 영역들(54)은 리세싱된다. 예시된 바와 같이, 격리 영역들(54)의 최상면들은, 제1 영역(50B)에서 하부 에피택셜 부분들(60)과 유전체 물질(64)의 최상면들 위와, 제2 영역(50C)에서 하부 에피택셜 부분들(70) 위에 있다. 다른 실시예들에서, 격리 영역들(54)의 최상면들은, 하부 에피택셜 부분들(60)과 유전체 물질(64)의 최상면들 아래와 그 바닥면들 위 및, 하부 에피택셜 부분들(70)의 최상면들 아래와 그 바닥면들 위에 있을 수 있거나, 격리 영역들(54)의 최상면들은, 하부 에피택셜 부분들(60)과 유전체 물질(64)의 바닥면들과, 하부 에피택셜 부분들(70)의 바닥면들 아래에 있을 수 있다. 또한, 격리 영역들(54)의 최상면들은, 예시된 바와 같은 평면, 볼록면, (접시와 같은) 오목면, 또는 이들의 조합을 가질 수 있다. 격리 영역들(54)의 최상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 격리 영역들(54)은 격리 영역들(54)의 물질에 대해 선택적인 에칭 공정과 같은, 허용가능한 에칭 공정을 이용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 어플라이드 머티어리얼즈의 SICONI 툴 또는 희석된 불화 수소(dHF)산을 이용한 화학 산화물 제거가 이용될 수 있다.
그런 후, 도 23a, 도 23b 및 도 23c에서 예시된 구조물 또는 유사물을 달성하기 위해 도 15 내지 도 23c 및 단계들(234~256)과 관련하여 논의된 처리가 진행될 수 있다.
도 57은 도 46 내지 도 55, 및 도 15 내지 도 23c와 관련하여 논의된 공정 및 구조물들에 대한 수정예를 나타낸다. 도 57은 도 46 내지 도 52과 관련하여 논의된 공정들을 거친 처리 후와 변환 공정 후의 구조물의 단면도를 나타낸다. 도 57에서, 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 변환 공정은 도 53과 관련하여 상술한 변환 공정과 유사할 수 있으며, 예컨대 보다 오랜 지속기간 동안, 보다 높은 온도 등에서, 또는 이들의 조합에서 이뤄질 수 있다. 도 57에서 예시된 실시예에서, 하부 에피택셜 부분(60)의 비연속적인 영역이 상부 에피택셜 부분들(62)과 각각의 핀들(52) 사이에서 남아있도록 하는 정도로 하부 에피택셜 부분들(60)은 유전체 물질(64)로 변환된다. 비연속부들(130)이 예시된다. 그런 후, 도 26a, 도 26b 및 도 26c에서 예시된 구조물, 또는 유사물을 달성하기 위해 도 54, 도 55, 및 도 15 내지 도 23c와 관련하여 논의된 처리가 진행될 수 있다.
도 58 내지 도 60은 예컨대, 도 12, 도 35, 및 도 55에서, 격리 영역들(54)이 리세싱될 수 있는 다양한 깊이들을 나타낸다. 도 58 내지 도 60은 도 15의 양태들 및 여기서 논의된 다양한 수정예들에 대응한다. 도 58에서 예시된 바와 같이, 격리 영역(54)의 최상면은 하부 에피택셜 부분(60)과 유전체 물질(64)의 최상면 위에 있다. 도 59에서 예시된 바와 같이, 격리 영역(54)의 최상면은, 하부 에피택셜 부분(60)과 유전체 물질(64)의 최상면과, 하부 에피택셜 부분(60)과 유전체 물질(64)의 바닥면 사이에 있다. 도 60에서 예시된 바와 같이, 격리 영역(54)의 최상면은 하부 에피택셜 부분(60)과 유전체 물질(64)의 바닥면 아래에 있다. 이러한 수정예들은 상술한 임의의 공정들과 구조물들 내로 병합될 수 있다.
도 61 내지 도 63은 실시예들에 따른 샘플들의 투과형 전자 현미경(TEM) 이미지들이다. 도 61은 하부 에피택셜 부분(60)과 상부 에피택셜 부분(62)을 포함한 핀(52)과 에피택셜 핀을 나타낸다. 하부 에피택셜 부분(60)은 유전체 물질(64)을 형성하도록 산화되었으며, 하부 에피택셜 부분(60)은 연속적인 형태로 남겨진다. 도 61의 실시예에서, 핀(52)은 실리콘이고, 하부 에피택셜 부분(60)은 Si1 - xGex(단, x ≥ 0.10)이고, 상부 에피택셜 부분(62)은 실리콘이며, 유전체 물질은 SiGeO이다.
마찬가지로, 도 62는 하부 에피택셜 부분(60)과 상부 에피택셜 부분(62)을 포함한 핀(52)과 에피택셜 핀을 나타낸다. 하부 에피택셜 부분(60)은 유전체 물질(64)을 형성하도록 산화되었으며, 하부 에피택셜 부분(60)은 비연속부들(130)을 가져서 비연속적이다. 도 62의 실시예에서, 핀(52)은 실리콘이고, 하부 에피택셜 부분(60)은 Si1 - xGex(단, x ≥ 0.10)이고, 상부 에피택셜 부분(62)은 실리콘이며, 유전체 물질은 SiGeO이다.
도 63은 하부 에피택셜 부분(60), 템플릿층(142), 및 상부 에피택셜 부분(144)을 포함한 핀(52)과 에피택셜 핀을 나타낸다. 하부 에피택셜 부분(60)은 유전체 물질(64)을 형성하도록 산화되었으며, 하부 에피택셜 부분(60)은 연속적인 형태로 남겨진다. 도 63의 실시예에서, 핀(52)과 템플릿층(142)은 실리콘이며, 하부 에피택셜 부분(60)과 상부 에피택셜 부분(144)은 Si1 - xGex(단, x ≥ 0.10)이다. 유전체 물질은 SiGeO이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (20)

  1. 반도체 구조물에 있어서,
    기판 상의 핀으로서, 상기 핀은 제1 에피택셜 부분과, 상기 제1 에피택셜 부분 바로 아래에 있는 제2 에피택셜 부분을 포함한 것인, 상기 핀;
    상기 기판 내와 상기 핀의 대향 측부들 상에 있는 격리 영역들로서, 상기 핀의 적어도 상기 제1 에피택셜 부분은 상기 격리 영역들 사이로부터 돌출해 있는 것인, 상기 격리 영역들;
    상기 제1 에피택셜 부분 바로 아래에 있는 유전체 영역으로서, 상기 유전체 영역의 물질은 상기 격리 영역들의 물질과는 상이하고, 상기 제2 에피택셜 부분의 물질의 절연 파생물을 포함하는 것인, 상기 유전체 영역; 및
    상기 핀의 윗면 위와 상기 핀의 측벽들을 따라 있는 게이트 구조물로서, 상기 게이트 구조물은 상기 제1 에피택셜 부분에서 채녈 영역을 정의하는 것인, 상기 게이트 구조물
    을 포함하고,
    상기 제2 에피택셜 부분은 상기 제1 에피택셜 부분과 상기 기판의 결정질 물질 사이에서 비연속적인 것인, 반도체 구조물.
  2. 삭제
  3. 반도체 구조물에 있어서,
    기판 상의 핀으로서, 상기 핀은 제1 에피택셜 부분과, 상기 제1 에피택셜 부분 바로 아래에 있는 제2 에피택셜 부분을 포함한 것인, 상기 핀;
    상기 기판 내와 상기 핀의 대향 측부들 상에 있는 격리 영역들로서, 상기 핀의 적어도 상기 제1 에피택셜 부분은 상기 격리 영역들 사이로부터 돌출해 있는 것인, 상기 격리 영역들;
    상기 제1 에피택셜 부분 바로 아래에 있는 유전체 영역으로서, 상기 유전체 영역의 물질은 상기 격리 영역들의 물질과는 상이하고, 상기 제2 에피택셜 부분의 물질의 절연 파생물을 포함하는 것인, 상기 유전체 영역; 및
    상기 핀의 윗면 위와 상기 핀의 측벽들을 따라 있는 게이트 구조물로서, 상기 게이트 구조물은 상기 제1 에피택셜 부분에서 채녈 영역을 정의하는 것인, 상기 게이트 구조물
    을 포함하고,
    상기 제2 에피택셜 부분은 상기 제1 에피택셜 부분을 상기 기판의 결정질 물질에 연속적으로 연결시키는 것인, 반도체 구조물.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 에피택셜 부분의 물질은 실리콘이고, 상기 제2 에피택셜 부분의 물질은 실리콘 게르마늄이며, 상기 유전체 영역의 물질은 실리콘 게르마늄 산화물인 것인, 반도체 구조물.
  6. 제1항에 있어서, 상기 핀은 상기 제1 에피택셜 부분과 상기 유전체 영역 사이에 배치된 템플릿 에피택셜 부분을 더 포함한 것인, 반도체 구조물.
  7. 제1항에 있어서, 상기 격리 영역들의 윗면들은 상기 유전체 영역의 윗면 위에 있는 것인, 반도체 구조물.
  8. 반도체 구조물에 있어서,
    제1 결정질 반도체 물질을 포함한 채널 영역;
    기판 위에, 그리고 상기 채널 영역 바로 아래에 있는 매개 영역으로서, 상기 매개 영역은 제2 결정질 반도체 물질과 유전체 물질을 포함하며, 상기 유전체 물질은 상기 제2 결정질 반도체 물질의 파생물인 것인, 상기 매개 영역;
    상기 채널 영역 위의 게이트 구조물; 및
    상기 채널 영역의 대향 측부들 상의 소스/드레인 영역들
    을 포함하고,
    상기 매개 영역의 제2 결정질 반도체 물질은 상기 채널 영역과 상기 기판 사이에서 비연속적인 영역을 포함하는 것인, 반도체 구조물.
  9. 반도체 형성 방법에 있어서,
    기판 상에서 제1 결정질 반도체 물질을 에피택셜방식으로 성장시키는 단계;
    상기 제1 결정질 반도체 물질 위에서 제2 결정질 반도체 물질을 에피택셜방식으로 성장시키는 단계로서, 상기 제1 결정질 반도체 물질과 상기 제2 결정질 반도체 물질을 에피택셜방식으로 성장시킨 후, 상기 제1 결정질 반도체 물질과 상기 제2 결정질 반도체 물질은 상기 기판 상에서 핀을 형성한 것인, 상기 제2 결정질 반도체 물질을 에피택셜방식으로 성장시키는 단계;
    상기 제2 결정질 반도체 물질을 에피택셜방식으로 성장시킨 후, 상기 핀에서의 상기 제1 결정질 반도체 물질의 적어도 일부분을 유전체 물질로 변환시키는 단계로서, 상기 변환시키는 단계에 의해 상기 제1 결정질 반도체 물질은 상기 제2 결정질 반도체 물질과 상기 기판 사이에서 비연속적인 부분을 갖게 되는 것인, 상기 변환시키는 단계;
    상기 핀 위에 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물의 대향 측부들 상에 소스/드레인 영역들을 형성하는 단계
    를 포함하는 반도체 형성 방법.
  10. 제9항에 있어서,
    상기 기판 상에서 기판 핀을 형성하는 단계;
    상기 기판 핀의 대향 측부들 상에 그리고 상기 기판 상에 격리 영역들을 형성하는 단계; 및
    상기 기판 핀의 적어도 일부분을 제거함으로써 상기 격리 영역들 사이에서 리세스를 형성하는 단계
    를 포함하며, 상기 제1 결정질 반도체 물질과 상기 제2 결정질 반도체 물질은 상기 리세스 내에서 에피택셜방식으로 성장되는 것인, 반도체 형성 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941406B2 (en) * 2014-08-05 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with source/drain cladding
US9583598B2 (en) 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
US9577101B2 (en) 2015-03-13 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
CN106252392B (zh) 2015-06-09 2020-08-18 联华电子股份有限公司 半导体元件及其制作方法
US9293374B1 (en) * 2015-06-12 2016-03-22 International Business Machines Corporation Self-aligned low defect segmented III-V finFET
US9524969B1 (en) * 2015-07-29 2016-12-20 International Business Machines Corporation Integrated circuit having strained fins on bulk substrate
WO2017044117A1 (en) 2015-09-11 2017-03-16 Intel Corporation Aluminum indium phosphide subfin germanium channel transistors
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9450095B1 (en) * 2016-02-04 2016-09-20 International Business Machines Corporation Single spacer for complementary metal oxide semiconductor process flow
KR102521379B1 (ko) * 2016-04-11 2023-04-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN109478566B (zh) * 2016-06-17 2022-09-02 英特尔公司 一种场效应晶体管及其制作方法、cmos集成电路、移动计算机平台
CN107658268B (zh) * 2016-07-25 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN107799421B (zh) * 2016-09-05 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107919327B (zh) 2016-10-10 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107958934A (zh) * 2016-10-18 2018-04-24 联华电子股份有限公司 不对称鳍状结构及其制作方法
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10290738B2 (en) * 2017-04-10 2019-05-14 Globalfoundries Inc. Methods of forming epi semiconductor material on a recessed fin in the source/drain regions of a FinFET device
US10121868B1 (en) 2017-05-03 2018-11-06 Globalfoundries Inc. Methods of forming epi semiconductor material on a thinned fin in the source/drain regions of a FinFET device
KR102532118B1 (ko) 2018-03-20 2023-05-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10811528B2 (en) * 2018-03-21 2020-10-20 International Business Machines Corporation Two step fin etch and reveal for VTFETs and high breakdown LDVTFETs
US11282751B2 (en) * 2018-10-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with different dielectric constants and sizes in different regions of a semiconductor device
US11189728B2 (en) * 2019-09-05 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR20220009156A (ko) 2020-07-15 2022-01-24 삼성전자주식회사 상부 채널 및 하부 채널을 갖는 반도체 소자 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009259865A (ja) * 2008-04-11 2009-11-05 Toshiba Corp 半導体装置、およびその製造方法
US20140191297A1 (en) * 2013-01-09 2014-07-10 International Business Machines Corporaton Strained finfet with an electrically isolated channel
JP2014140017A (ja) * 2012-12-05 2014-07-31 Imec デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7994020B2 (en) * 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
JP2012204595A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 電界効果トランジスタ
US8866204B2 (en) * 2013-01-30 2014-10-21 Stmicroelectronics, Inc. Method to form finFET/trigate devices on bulk semiconductor wafers
US9093302B2 (en) * 2013-11-13 2015-07-28 Globalfoundries Inc. Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices
US9224605B2 (en) * 2014-05-01 2015-12-29 Globalfoundries Inc. Forming alternative material fins with reduced defect density by performing an implantation/anneal defect generation process
US9583598B2 (en) 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009259865A (ja) * 2008-04-11 2009-11-05 Toshiba Corp 半導体装置、およびその製造方法
JP2014140017A (ja) * 2012-12-05 2014-07-31 Imec デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法
US20140191297A1 (en) * 2013-01-09 2014-07-10 International Business Machines Corporaton Strained finfet with an electrically isolated channel

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Publication number Publication date
US10134638B2 (en) 2018-11-20
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US20160099352A1 (en) 2016-04-07
US20170154820A1 (en) 2017-06-01

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