DE102006060886B4 - SOI-Anordnung mit mehrfachen Kristallorientierungen sowie zugehöriger SOI-Baustein und zugehörige Herstellungsverfahren - Google Patents

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Abstract

SOI-Anordnung mit mehrfachen Kristallorientierungen mit: einer Substratschicht (58; 122); einer Isolierschicht (60; 124), die auf der Substratschicht (58; 122) angeordnet ist; einer ersten Halbleiterschicht (64; 140) mit einer ersten Kristallorientierung, die auf einem Teilbereich der Isolierschicht (60; 124) angeordnet ist; und einer verspannten Siliziumschicht (66; 142), die auf einem anderen Teilbereich der Isolierschicht (60; 124) angeordnet ist und eine zur ersten Kristallorientierung verschiedene Kristallorientierung aufweist, dadurch gekennzeichnet, dass zumindest eine verspannungsgenerierende Schicht (90) zwischen der verspannten Siliziumschicht (66; 142) und der Isolierschicht (60; 124) angeordnet ist.

Description

  • Die Komplemetär-Metall-Oxid-Halbleitertechnologie (CMOS, Complementary Metal Oxide Semiconductor) ist die vorherrschende Technologie, welche für die Herstellung von hochintegrierten Schaltungen (ULSI, Ultra Large-Scale Integrated circuits) verwendet wird. Im Allgemeinen verwendet die CMOS-Technologie wünschenswerter Weise Siliziumwafer mit einer Kristallorientierung von (100). Diese Kristallorientierung wird wegen ihrer geringen Oberflächenzustandsdichte und hohen Elektronenbeweglichkeit in der (100) Ebene ausgewählt. In dieser Hinsicht liefert ein n-Kanaltransistor, der auf einem Siliziumsubstrat mit einer Kristallorientierung von (100) ausgebildet ist, einen großen und erwünschten Source-Drain-Strom.
  • Demgegenüber sind Siliziumsubstrate mit einer Kristallorientierung von (110) dafür bekannt, eine Löcher-Beweglichkeit in Chip-Transistoren zu maximieren. Obwohl demzufolge Kristallorientierungen von (100) eine Elektronenbeweglichkeit optimieren, begrenzt dieses optimierte (100) Bulkkristall-Verhalten entsprechend die Löcherbeweglichkeit für Transistoren auf dem Baustein, wodurch letztlich eine dynamische Gesamt-Leistungsfähigkeit der CMOS-Bausteine geopfert wird.
  • In sub-250 nm CMOS-Technologien ist die Verwendung von SOI-Substraten (SOI, Silicon-On-Insulator) wünschenswert, um geringe Übergangs-Kapazitäten und eine hohe Bausteingeschwindigkeit zu erhalten. Gegenwärtige CMOS-Technologien, welche (100) orientierte SOI-Wafer verwenden, können jedoch die dynamischen Gesamt-Leistungsfähigkeiten der Anordnung wie vorstehend beschrieben begrenzen.
  • Aus der gattungsbildenden Druckschrift US 6 815 278 B1 ist eine SOI-Anordnung mit mehrfachen Kristallorientierungen bekannt, wobei eine Isolierschicht auf einer Substratschicht und auf einem Teilbereich der Isolierschicht eine erste Halbleiterschicht mit einer ersten Kristallorientierung angeordnet ist. Ferner ist eine verspannte Siliziumschicht auf einem anderen Teilbereich der Isolierschicht angeordnet, die eine zur ersten Kristallorientierung verschiedene Kristallorientierung aufweist.
  • Die Druckschrift US 2005/0116290 A1 zeigt ferner eine SOI-Halbleiteranordnung sowie ein zugehöriges Herstellungsverfahren, wobei an einer planaren Substratoberfläche Halbleiterschichten mit unterschiedlichen Kristallorientierungen ausgebildet sind. Die Halbleiterschichten können hierbei verspannt sein.
  • Aus der US 2005/0277260 A1 sind laterale Aufwachsverfahren (silicon lateral overgrowth) bekannt, wobei ein Abscheiden einer Halbleiterschicht mit einer ersten Orientierung auf einem Oxid durchgeführt wird.
  • Aus der Druckschrift US 6 830 962 B1 sind ein Herstellungsverfahren sowie eine SOI-Anordnung mit mehrfachen Kristallorientierungen bekannt, wobei auf einer Substratschicht eine erste und eine zweite Isolierschicht angeordnet sind. Auf der ersten Isolierschicht ist hierbei eine Halbleiterschicht mit erster Kristallorientierung und auf der zweiten Isolierschicht eine zweite Halbleiterschicht mit einer zweiten Kristallorientierung ausgebildet. Die zweite Halbleiterschicht kann hierbei verspanntes Si sein. Zur Realisierung der zweiten Halbleiterschicht wird hierbei ein Graben in das SOI-Substrat geätzt, anschließend ein epitaktisches Abscheiden der zweiten Halbleiterschicht ausgehend von der Substratschicht durchgeführt und abschließend eine vergrabene Isolierschicht als zweite Isolierschicht ausgebildet.
  • Schließlich sind aus der Literaturstelle U. Hilleringmann: Silizium-Halbleitertechnologie”, Seiten 119 bis 123, 4. Auflage 2004, Teubner Verlag die Grundlagen für bekannte Abscheideverfahren in der Halbleitertechnik bekannt, wobei insbesondere auf die Grundzüge der Silizium-Gasphasenepitaxie als CVD-Verfahren hingewiesen wird.
  • Der Erfindung liegt demgegenüber die Aufgabe zugrunde, eine SOI-Anordnung, einen SOI-Baustein sowie zugehörige Herstellungsverfahren zu schaffen, die neben verbesserten elektrischen Eigenschaften einfach herzustellen und beliebig skalierbar sind.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich der SOI-Anordnung durch die Merkmale des Patentanspruchs 1, hinsichtlich des SOI-Bausteins durch die Merkmale des Patentanspruchs 8 und hinsichtlich der Herstellungsverfahren durch die Maßnahmen der Patentansprüche 12 und 17 gelöst.
  • In den weiteren Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die beiliegenden Zeichnungen sind beigefügt, um ein weitergehendes Verständnis der vorliegenden Erfindung zu ermöglichen, wobei sie in die Beschreibung eingearbeitet sind und einen Teil dieser darstellen. Die Zeichnungen stellen Ausführungsbeispiele der vorliegenden Erfindung dar und beschreiben gemeinsam mit der Beschreibung Grundsätze der vorliegenden Erfindung. Weitere Ausführungsbeispiele der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung können leicht erkannt werden, da sie unter Bezugnahme auf die nachfolgende detaillierte Beschreibung besser verstanden werden können. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Bauteile.
  • 1 zeigt eine Schnittansicht eines verspannten SOI-Bausteins gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 2 zeigt einen SOI-Wafer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 3 zeigt einen Pad-Stapel, der auf dem in 2 dargestellten SOI-Wafer angeordnet ist.
  • 4 zeigt den SOI-Wafer gemäß 3 nach einem anschließenden Ätz- und Ablöse-Prozess.
  • 5 zeigt eine Abscheidung einer Fülloxidschicht auf Teilbereichen eines SOI-Wafers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 6 zeigt eine Halbleiterschicht in der Nähe einer Fülloxidschicht nach einem Planarisierungsprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 7 zeigt eine Siliziumschicht, die auf dem planarisierten Wafer gemäß 6 angeordnet ist.
  • 8 zeigt einen nachfolgenden Maskier-, Ätz- und Ablöse-Prozess des in 7 dargestellten Wafers.
  • 9 zeigt einen Nitridspacer, der auf dem in 8 dargestellten Wafer angeordnet ist.
  • 10 zeigt einen epitaktischen Kristallisierungs-Aufwachsprozess, der auf den in 9 dargestellten Wafer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung angewendet wird.
  • 11 zeigt eine verspannte SOI-Anordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung mit einem Isolationsgraben, der zwischen einem Halbleitergebiet mit einer ersten Kristallorientierung und einem Halbleitergebiet ausgebildet ist, welches im Wesentlichen koplanar zum Halbleitergebiet liegt und eine zur ersten Kristallorientierung verschiedene Kristallorientierung aufweist.
  • 12 zeigt einen verspannten SOI-Baustein gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 13 zeigt einen SOI-Wafer, der eine Halbleiterschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist.
  • 14 zeigt eine Siliziumschicht, die auf dem in 13 dargestellten SOI-Wafer angeordnet ist.
  • 15 zeigt einen amorphisierenden Ionenimplantations-Prozess, der auf den in 14 dargestellten Waferstapel angewendet wird.
  • 16 zeigt eine verspannte SOI-Anordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung nach einer Rekristallisierung, einem thermischen Ausheilen und einem Planarisierungsprozess, welche auf den Waferstapel gemäß 15 angewendet wurden.
  • 17 zeigt eine Schnittansicht eines Isolationsgrabens, der ein Halbleitergebiet mit einer ersten Kristallorientierung von einem Siliziumgebiet trennt, welches im Wesentlichen koplanar zum Halbleitergebiet liegt und eine zur ersten Kristallorientierung verschiedene Kristallorientierung aufweist, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 18 zeigt einen verspannten SOI-Baustein gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
  • In der nachfolgenden detaillierten Beschreibung wird auf die angefügten Zeichnungen verwiesen, welche einen Teil hiervon darstellen, wobei anhand einer Darstellung bestimmte Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Beziehung wird die Richtungs-Terminologie wie z. B. „Deck-”, „Boden-”, „Vorder-”, „Rück-”, „führende”, „zurückhängende”, usw. hinsichtlich der Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten der Ausführungsbeispiele der vorliegenden Erfindung in verschiedenen Orientierungen angeordnet sein können, wird die Richtungs-Terminologie nur zum Zwecke der Veranschaulichung verwendet und ist insoweit nicht begrenzend. Selbstverständlich können andere Ausführungsbeispiele angewendet werden, wobei strukturelle oder logische Änderungen durchgeführt werden können.
  • Die vorliegende Erfindung bezieht sich im Allgemeinen auf Halbleiteranordnungen und insbesondere auf SOI-Halbleiterbausteine (Silicon-On-Insulator) mit mehrfachen Kristallorientierungen, wobei zumindest eine verspannte Schicht enthalten ist, die zur Erhöhung der Leistungsfähigkeit von auf dem Baustein ausgebildeten n-Kanal- und p-Kanal-Transistoren konfiguriert ist. Die verspannte Schicht kann entweder eine zugverspannte oder eine druckverspannte Schicht darstellen. Die verspannte Schicht erhöht eine Elektronen- und/oder Löcher-Beweglichkeit in der Halbleiteranordnung. Eine Druck-Verspannung in der verspannten Schicht erhöht eine Elektronen-Beweglichkeit. Eine Zug-Verspannung in der verspannten Schicht erhöht eine Löcher-Beweglichkeit.
  • 1 zeigt einen SOI-Baustein 50 (SOI, Silicon-On-Insulator) mit einer verspannten Schicht 66 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der verspannte SOI-Baustein 50 weist eine verspannte SOI-Anordnung 52, eine erste Baustein-Komponente 54 und eine zweite Baustein-Komponente 56 auf.
  • Die verspannte SOI-Anordnung 52 weist eine Substratschicht 58, eine Isolierschicht 60, die auf der Substratschicht 58 angeordnet ist, und eine Silizium-Grundschicht 62 (silicon stratum) auf, die auf der Isolierschicht 60 angeordnet ist. In einem Ausführungsbeispiel weist die Siliziumschicht 62 optional ein verspanntes Siliziumgebiet 64 auf, welches isoliert und verschieden von einem verspannten Siliziumgebiet 66 ist, wobei das verspannte Siliziumgebiet 64 und das verspannte Siliziumgebiet 66 koplanar sind und parallel sowie versetzt zur Isolierschicht 60 liegen.
  • Darüber hinaus ist in einem Ausführungsbeispiel zum elektrischen Isolieren des verspannten Siliziumgebiets 64 vom Siliziumgebiet 66 ein Graben 68 ausgebildet. In einem Ausführungsbeispiel ist der Graben 68 ein flacher Grabenisolator, der zwischen den verspannten Siliziumgebieten 64 und dem verspannten Siliziumgebiet 66 geätzt und mit einem Isoliermaterial wie beispielsweise Siliziumdioxid gefüllt ist.
  • Die Substratsschicht 58 ist aus einem oder mehreren geeigneten Halbleitermaterialien hergestellt. Beispielsweise kann die Substratschicht 58 aus Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP oder anderen III/V oder II/IV Verbund-Halbleitern hergestellt sein. In einem weiteren Ausführungsbeispiel ist die Substratschicht 58 ein SOI-Substrat (Silicon-On-Insulator) oder alternativ ein SiGe-on-insulator Substrat.
  • Die Isolierschicht 60 weist einen Isolator auf, der vorzugsweise diffusionsfest gegenüber Ge ist. Beispiele für eine derartige Isolierung und Ge-diffusionsfeste Materialien weisen kristalline oder nicht-kristalline Oxide und/oder Nitride auf. In einem Ausführungsbeispiel ist die Isolierschicht 60 eine vergrabene Oxid-Isolierschicht (BOX, Buried OXide).
  • In einem Ausführungsbeispiel ist die erste Baustein-Komponente 54 auf einem verspannten Siliziumgebiet 64 angeordnet, wobei eine zweite Baustein-Komponente 56 auf einem Siliziumgebiet 66 angeordnet ist. Die ersten und zweiten Baustein-Komponenten 54 und 56 weisen eine geeignete Baustein-Komponente auf, die jeweils auf das Siliziumgebiet 64 und 66 der verspannten SOI-Anordnung 52 zugreift. Beispielsweise sind in einem Ausführungsbeispiel die ersten und zweiten Baustein-Komponenten 54 und 56 Transistoren, in einem anderen Ausführungsbeispiel sind die ersten und zweiten Baustein-Komponenten 54 und 56 Kondensatoren und in einem weiteren Ausführungsbeispiel sind die ersten und zweiten Baustein-Komponenten 54 und 56 schmelzbare Verbindungen.
  • In einem beispielhaften Ausführungsbeispiel sind die ersten und zweiten Baustein-Komponenten 54 und 56 Transistoren, welche durch Abscheidung von Gate-Dielektrikum-Schichten und Gate-Leitbahnschichten ausgebildet sind, die zum Ausbilden eines Gate-Dielektrikums 70 und eines Gates 72 strukturiert sind. (Nicht dargestellte) Source- und Draingebiete können unter Verwendung einer Vielzahl von bekannten Implantationsprozessen ausgebildet werden, die dem Fachmann in der Halbleitertechnik bekannt sind. In einem Ausführungsbeispiel weist das Gate 72 einen Gatespacer mit leicht dotierten Source- und/oder Drain-Abschnitten auf.
  • Die 2 bis 12 zeigen Schnittansichten eines verspannten SOI-Bausteins 50 (1) zu unterschiedlichen Herstellungsstufen. Der Herstellungsprozess für Ausführungsbeispiele eines verspannten SOI-Bausteins 50 enthält verschiedene Prozesse, die in verschiedenen Prozessabläufen durchgeführt werden. Folglich wird zur Vereinfachung der nachfolgenden Beschreibung der Prozess für das Ausführungsbeispiel gemäß 1 beschrieben, wobei jedoch ein Fachmann erkennen kann, wie alternative Ausführungsbeispiele in ähnlicher Weise hergestellt werden können. Obwohl in den Figuren die Ausbildung von zwei Baustein-Komponenten 54 und 56 dargestellt ist, wird ein Fachmann darüber hinaus erkennen, dass ein typischer Herstellungsprozess mehrfache Bausteine mit mehrfachen Baustein-Komponenten enthalten kann.
  • 2 zeigt einen SOI-Wafer 80 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der SOI-Wafer 80 weist eine Substratschicht 58, eine auf der Substratschicht 58 angeordnete Isolierschicht 60, und eine auf der Isolierschicht 60 angeordnete Schicht 82 auf. Gemäß 1 sind die Substratschicht 58 und die Isolierschicht 60 wie vorstehend beschrieben ausgebildet.
  • In einem Ausführungsbeispiel wird die Schicht 82 aus einem Material ausgebildet, welches derart aufgebaut ist, dass eine Gitter-Fehlanpassung relativ zu einem Siliziumgitter festgelegt wird, wobei in einem Ausführungsbeispiel die Schicht 82 beispielsweise Germanium darstellt.
  • Gemäß einem anderen Ausführungsbeispiel stellt die Schicht 82 Silizium dar. Die Siliziumschicht 82 ist auf der Isolierschicht 60 befestigt. Im Allgemeinen ist die Siliziumschicht 82 aus einem oder mehreren geeigneten Halbleitermaterialien hergestellt, die beispielsweise Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP oder III/V- oder II/VI-Verbundhalbleiter aufweisen. In einem beispielhaften Ausführungsbeispiel weist die Siliziumschicht 82 ein kristallines Si-enthaltendes Halbleitermaterial auf, welches mit einer Dicke im Bereich von ca. 20 bis ca. 200 nm ausgebildet ist. In einem Ausführungsbeispiel legt die Siliziumschicht 82 beispielsweise eine (100) Kristallorientierung fest. In einem alternativen Ausführungsbeispiel definiert die Siliziumschicht 82 eine (110) Kristallorientierung. Grundsätzlich kann die Siliziumschicht 82 Kristallorientierungen wie z. B. (100), (110), (023), (311), (511), (111) oder andere Kristallorientierungen definieren, die durch (h, k, l) festgelegt sind, wobei h, k und l ganze Zahlen darstellen. Gemäß einem bevorzugten Ausführungsbeispiel definiert die Siliziumschicht 82 jedoch eine der Kristallorientierungen (100) oder (110) und ist auf der Isolierschicht 60 befestigt.
  • 3 zeigt eine Schnittansicht eines SOI-Wafers 80, der einen Pad-Stapel 84 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist. Der Pad-Stapel 84 weist in einem Ausführungsbeispiel eine dünne Oxidschicht 86 auf, welche thermisch aufgewachsen oder auf der Siliziumschicht 82 abgeschieden ist, sowie eine Silizium-Nitrid-Schicht 88, die auf der Oxidschicht 86 abgeschieden ist. In diesem Zusammenhang weist der Pad-Stapel 84 ein Pad-Nitrid auf einem Pad-Oxid auf, wobei er als zwei dünne Schichten abgeschieden ist. Gemäß einem Ausführungsbeispiel wird der Pad-Stapel 84 in einem chemisch-mechanischen Planarisierungsprozess (CMP, Chemical Mechanical Planarisation) planarisiert und besitzt, wie dargestellt, einen im Wesentlichen planaren Querschnitt.
  • 4 zeigt eine Schnittansicht des SOI-Wafers 80 und des Pad-Stapels 84 nach einem reaktiven Ionenätzen (RIE, Reactive Ion Etch) und einem Resist-Ablöse-Prozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Ein Teilbereich der Siliziumschicht 82 und ein Teilbereich des Pad-Stapels 84 sind mit einem Photoresist beschichtet. Ein Ätzprozess (nass oder trocken) wird zum Entfernen des Nitrids, des Oxids und des Teils der Siliziumschicht 82 an den Stellen angewendet, an denen die Photoresist-Struktur abwesend ist. Wie in der Schnittansicht dargestellt ist, wird etwa die Hälfte der Siliziumschicht 82 und etwa die Hälfte des Pad-Stapels 84 durch den RIE-Prozess weggeätzt. Der RIE-Prozess könnte einen größeren oder kleineren Teilbereich der Siliziumschicht 82 und des Pad-Stapels 84 entfernen.
  • 5 zeigt eine Schnittansicht des teilweise prozessierten Wafers mit einem Planarisierungsdielektrikum 90 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, wie er in 4 dargestellt ist. In einem Ausführungsbeispiel ist das Planarisierungsdielektrikum 90 eine einzige Schicht eines Fülloxids. In einem weiteren Ausführungsbeispiel ist das Planarisierungsdielektrikum 90 ein Fülloxid mit mehreren Schichten. Das Fülloxid kann entweder ein verspanntes Oxid oder ein verspanntes Nitrid oder eine oder mehrere von verspannungsgenerierenden Schichten enthalten. In einem Ausführungsbeispiel weist das Fülloxid 90 beispielsweise eine stark verspannte Siliziumnitridschicht auf, die thermisch verarbeitet ist, um eine Verspannung in der Siliziumschicht 82 zu induzieren und um nachfolgend eine Verspannung in der Schicht 92 (7) zu verursachen. Auf diese Weise wird aus der Siliziumschicht 82 eine verspannte Siliziumschicht, wobei eine laterale Übertragung der Verspannung von der Fülloxidschicht 90 durchgeführt wird und eine Kristallorientierung von (100) vorliegt.
  • 6 zeigt den teilweise prozessierten Wafer gemäß 5 nach einem Planarisierungsschritt. In einem Ausführungsbeispiel ist der Planarisierungsschritt ein CMP-Prozess, bei dem die Fülloxidschicht 90 auf eine Ebene mit der Siliziumnitridschicht 88 planarisiert wird.
  • 7 zeigt eine Schnittansicht einer Siliziumschicht 92, die auf dem teilweise prozessierten Wafer gemäß 6 ausgebildet ist. Eine Übertragung der Verspannung von der darunter liegenden Fülloxidschicht 90 verspannt die Siliziumschicht 92. Die Siliziumschicht 92 wird derart ausgebildet, dass sie eine unterschiedliche, aber nicht entgegengesetzte, Kristallorientierung im Vergleich zur Siliziumschicht 82 aufweist. Wenn demzufolge die Schicht 82 eine Siliziumschicht mit einer Kristallorientierung von (100) besitzt, dann wird die zweite Siliziumschicht 92 mit einer Kristallorientierung von (110) ausgebildet.
  • In ähnlicher und entgegengesetzter Art und Weise wird die zweite Siliziumschicht 92 mit einer Kristallorientierung von (100) ausgebildet, wenn die Siliziumschicht 82 mit einer Kristallorientierung von (110) ausgebildet ist. Die nachfolgende Beschreibung bezieht sich auf eine Siliziumschicht 82 mit einer Kristallorientierung von (100) und eine zweite Siliziumschicht 92 mit einer Kristallorientierung von (110), obwohl eine umgekehrte Reihenfolge sowie andere (h, k, l)-Kristallorientierungen ebenfalls denkbar sind.
  • Die zweite Siliziumschicht 92 wird im Wesentlichen aus den gleichen Materialien ausgebildet wie die erste Siliziumschicht 82 und weist beispielsweise Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP oder andere III/V- oder II/VI-Verbundhalbleiter auf. In einem Ausführungsbeispiel ist die zweite Siliziumschicht 92 auf der planaren Siliziumnitridschicht 88 und der Fülloxidschicht 90 abgeschieden, wobei sie durch die Fülloxidschicht 90 zum Festlegen einer verspannten Siliziumschicht verspannt wird.
  • Unmittelbar nach der Prozessierung gemäß 7 kann der in 1 dargestellte Graben 68 zum Isolieren der Siliziumschicht 82 vom Fülloxid 90 und von der zweiten Siliziumschicht 92 ausgebildet werden. In einem Ausführungsbeispiel kann der Graben 68 als flacher Graben zwischen der Siliziumschicht 82 und der zweiten Siliziumschicht 92 ausgebildet werden, wie nachfolgend im Einzelnen beschrieben wird.
  • Die 8 zeigt eine Schnittansicht eines teilprozessierten Wafers gemäß 7 nach einer Teilätzung und einem Resist-Ablöseprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Nach einem beispielhaften reaktiven Ionenätzprozess (RIE) verbleiben eine dünne Oxidschicht 96 und eine Siliziumnitridschicht 98 auf der zweiten Siliziumschicht 92. Der Ätzprozess kann beispielsweise einen nasschemischen Ätzprozess oder alternativ einen mit Plasmagas angeregten Trockenätzprozess darstellen. In einem Ausführungsbeispiel sind die dünne Oxidschicht 96 und die Siliziumnitridschicht 98 analog und sehr ähnlich zur dünnen Oxidschicht 86 und Siliziumnitridschicht 88 des Pad-Stapels 84 (3) und werden entsprechend als Pad-Oxidschicht 96 und Pad-Nitridschicht 98 bezeichnet.
  • 9 zeigt eine Schnittansicht des in 8 dargestellten Waferstapels, nachdem das Padoxid 96 und das Pad-Nitrid 98 mittels eines Ablöseprozesses abgelöst wurden. Die freigelegten Padoxide und Pad-Nitride werden zum Freilegen eines Teilbereichs der ersten Siliziumschicht 82 und eines Teilbereichs der zweiten Siliziumschicht 92 entfernt. Anschließend wird ein Nitrid- oder Oxidspacer 100 über den freigelegten Seitenwänden der zweiten Siliziumschicht 92 abgeschieden.
  • 10 zeigt eine Schnittansicht einer Silizium-Grundschicht 62 (Stratum), welche mittels eines epitaktischen Aufwachsprozesses gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ausgebildet ist. Der epitaktische Aufwachsprozess wird ausgewählt, um Halbleitermaterial aufzuwachsen, welches verspannte, metastabile oder pseudomorphe Materialien aufweist, welche im Wesentlichen frei von Defekten, d. h. Fehlstellen und Versetzungen ist. Geeignete epitaktische Aufwachsprozesse weisen beispielsweise eine schnelle thermische Gasphasenabscheidung, eine chemische Niederdruck-Gasphasenabscheidung, eine chemische Gasphasenabscheidung bei ultrahohem Vakuum, eine chemische Atmosphärendruck-Gasphasenabscheidung, eine Molekularstrahlepitaxie oder eine plasmaangeregte chemische Gasphasenabscheidung auf. Die Siliziumschicht 82 (2 bis 9) wird in die Silizium-Grundschicht 62 eingewachsen, bis die Silizium-Grundschicht 62 im Wesentlichen koplanar mit der zweiten Siliziumschicht 92 ist. Darüber hinaus wird die Silizium-Grundschicht 62 derart aufgewachsen, dass die Kristallorientierung der ersten Siliziumschicht 82 beibehalten wird. In einem Ausführungsbeispiel weist die Silizium-Grundschicht 62 eine Kristallorientierung von (100) auf, wobei die zweite Siliziumschicht 92 im Wesentlichen koplanar zur Silizium-Grundschicht 62 ist und eine Kristallorientierung von (110) aufweist.
  • 11 zeigt eine verspannte SOI-Anordnung 52 nach einem Isoliergrabenprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Ein Graben 68 wird zum Isolieren der Silizium-Grundschicht 62 von der zweiten Siliziumschicht 92 ausgebildet. In einem Ausführungsbeispiel wird der Graben 68 mittels eines flachen Graben-Isolationsprozesses (shallow trench isolation) ausgebildet und mit elektrisch isolierendem Material wie beispielsweise Siliziumdioxid aufgefüllt.
  • 12 zeigt einen verspannten SOI-Baustein 50, der gemäß einem Ausführungsbeispiel der vorliegenden Erfindung durch die vorstehend genannten beispielhaften Prozesse hergestellt wurde. Der verspannte SOI-Baustein 50 weist eine verspannte SOI-Anordnung 52 mit einem Siliziumgebiet 64 auf, welches eine Kristallorientierung von (100) besitzt und vom Siliziumgebiet 66 isoliert ist, welches im Wesentlichen koplanar zum verspannten Siliziumgebiet 64 liegt, wobei das Siliziumgebiet 66 eine Kristallorientierung von (110) aufweist. In einem Ausführungsbeispiel ist das Siliziumgebiet 66 ein verspanntes Siliziumgebiet und weist eine Kristallorientierung von (110) auf. In einem Ausführungsbeispiel ist das Siliziumgebiet 64 ein verspanntes Siliziumgebiet. Die erste Baustein-Komponente 54 ist auf dem verspannten Siliziumgebiet 64 und die zweite Baustein-Komponente 56 ist auf dem Siliziumgebiet 66 angeordnet.
  • Unterschiedliche, jedoch nicht entgegengesetzte, verspannte Siliziumgebiete, welche auf einem Halbleiterbaustein ausgebildet sind, wurden vorstehend beschrieben. Die verspannten Siliziumgebiete können verspannte Siliziumgebiete 64 mit einer (100) Kristallorientierung aufweisen, welche von einem optional verspannten Siliziumgebiet 66 mit einer (110) Kristallorientierung isoliert sind. In diesem Zusammenhang weisen die verspannten Gebiete eine einachsige Zug-Verspannung, eine Zug-Verspannung oder eine Druck-Verspannung auf. In einem beispielhaften Ausführungsbeispiel ist sowohl das verspannte Siliziumgebiet 64 mit einer (100) Kristallorientierung und das verspannte Siliziumgebiet 66 mit einer (110) Kristallorientierung einachsig zug-verspannt.
  • In einem Ausführungsbeispiel ist die erste Baustein-Komponente 54 ein n-Kanaltransistor (d. h. ein n-FET), der auf einem druck-verspannten Siliziumgebiet 64 ausgebildet ist und eine (100) Kristallorientierung aufweist. Zu diesem Zweck besitzt der n-Kanaltransistor 54 eine erhöhte Elektronenbeweglichkeit und einen erhöhten Ansteuerstrom im Vergleich zu anderen Kristallorientierungen. In einem Ausführungsbeispiel ist die zweite Baustein-Komponente 56 ein p-Kanaltransistor (d. h. ein p-FET), der auf einem zug-verspannten Siliziumgebiet 66 mit einer (110) Kristallorientierung ausgebildet ist und folglich derart aufgebaut ist, dass er eine erhöhte Löcherbeweglichkeit und einen erhöhten Ansteuerstrom im Vergleich zu anderen Kristallorientierungen aufweist. Somit sind in einem beispielhaften Ausführungsbeispiel sowohl der n-FET 54 als auch der p-FET 56 SOI-basierte Anordnungen mit einer optimierten dynamischen Gesamtleistungsfähigkeit. Der verspannte SOI-Baustein 50 erzielt maximale Elektronen- und Löcher-Beweglichkeiten sowie Ansteuerströme für seine zugehörigen Transistoren basierend auf den bevorzugten und optimalen mehrfachen Kristallorientierungen, welche auf der vergrabenen Oxidschicht 60 angeordnet sind.
  • Mit Bezug auf die 9 und 10 ist in einem Ausführungsbeispiel ferner die Schicht 82 nicht aus Silizium, sondern eher aus einem Halbleitermaterial mit einer ersten Kristallorientierung ausgebildet, welches eine Gitter-Fehlanpassung zu Silizium festlegt, wie beispielsweise Germanium. Die Siliziumschicht 92 definiert eine zweite Kristallorientierung, die verschieden zur ersten Kristallorientierung der Schicht 82 ist. In einem Ausführungsbeispiel ist die Siliziumschicht 92 durch das Fülloxid über eine Verspannungsübertragung verspannt.
  • Ein nachfolgendes epitaktisches Aufwachsen auf einer getrennten Siliziumschicht an der Oberfläche der Schicht 82 erzeugt eine stark verspannte Siliziumschicht im Teilbereich der Grundschicht 62 (siehe 10) mittels einer direkten Verspannungsübertragung von der beispielhaften Germaniumschicht 82. Das nachfolgende epitaktische Aufwachsen der getrennten Siliziumschicht ist durch ein nicht entspanntes Siliziumschichtwachstum gekennzeichnet und daher stark verspannt. Diesbezüglich wird das epitaktische Aufwachsen derart durchgeführt, dass nur wenige oder keine Versetzungen oder Defekte auf Grund der Gitter-Fehlanpassung ausgebildet werden, welche sich durch das Germanium oder ein anderes Material ergeben, welches eine Gitter-Fehlanpassung zu Silizium definiert.
  • Die 13 bis 18 zeigen alternative Verfahren zur Herstellung eines SOI-Bausteins mit mehrfachen Kristallorientierungen, wie er gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung auf einem SOI-Wafer ausgebildet werden kann.
  • 13 zeigt eine Schnittansicht eines SOI-Wafers 120 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, der eine Substratschicht 122 aufweist, die in Kontakt mit einer Isolierschicht 124 steht, die wiederum in Kontakt mit einer ersten Siliziumschicht 126 steht. Die erste Siliziumschicht 126 ist im Wesentlichen ähnlich zur vorstehend beschriebenen Siliziumschicht 82 (2). In einem Ausführungsbeispiel ist die erste Siliziumschicht 126 ein kristallines Si-enthaltendes Halbleitermaterial, welches mit einer Dicke im Bereich von ca. 20 bis ca. 200 nm abgeschieden ist. In einem Ausführungsbeispiel wird eine Siliziumschicht 126 mit einer Kristallorientierung von (100) oder (110) ausgewählt und auf der Isolierschicht 124 befestigt.
  • Die 14 zeigt eine Schnittansicht eines Wafer-Stapels 130, der eine zweite Siliziumschicht 128 aufweist, welche auf dem SOI-Wafer 120 abgeschieden ist. Die zweite Siliziumschicht 128 ist auf der ersten Siliziumschicht 126 befestigt. In einem Ausführungsbeispiel definiert die zweite Siliziumschicht 128 eine zur Kristallorientierung der ersten Siliziumschicht 126 verschiedene Kristallorientierung. Beispielsweise wird die erste Siliziumschicht 126 mit einer Kristallorientierung von (100) und die zweite Siliziumschicht 128 mit einer Kristallorientierung (110) ausgebildet.
  • Die 15 zeigt eine Schnittansicht eines amorphisierenden Ionen-Implantationsstroms 134, der auf einem Teilbereich des Wafer-Stapels 130 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung einfällt. In einem Ausführungsbeispiel wird auf einem Teilbereich der zweiten Siliziumschicht 128 eine Fotoresistschicht 132 aufgebracht, wobei der amorphisierende Ionen-Implantationsstrom 134 auf den freiliegenden Teilbereich der zweiten Siliziumschicht 128 gerichtet ist. Der amorphisierende Ionen-Implantationsstrom 134 bildet eine Struktur in einem freiliegenden Teilbereich der zweiten Siliziumschicht 128 und in der ersten Siliziumschicht 126. In einem Ausführungsbeispiel amorphisiert beispielsweise der amorphisierende Ionen-Implantationsstrom 134 eine Gesamtheit der ersten Siliziumschicht 126 und eines freiliegenden Teilbereichs der zweiten Siliziumschicht 128.
  • Während der Ionenimplantation können Defekte erzeugt werden, wenn einfallende Ionen abgebremst werden und ihren Impuls nicht vollständig auf die freiliegenden Teilbereiche der Gitterstruktur der zweiten Siliziumschicht 128 und der ersten Siliziumschicht 126 übertragen. Da in diesem Fall abgebremste Ionen nahezu stoppen, erreichen sie „ihre maximale Reichweite” („end of their range”), wodurch ein End-of-range-(EOR)-Defekt ausgebildet wird.
  • In einem Beispiel wird der Ort der EOR-Defekte derart gesteuert, dass die EOR-Defekte außerhalb des freiliegenden Teilbereichs der zweiten Siliziumschicht 128 und der ersten Siliziumschicht 126 liegen. Insbesondere ist in einem Beispiel die Isolierschicht 124 eine vergrabene Oxidschicht (BOX), wobei die EOR-Defekte in die BOX-Schicht 124 verschoben/lokalisiert werden. Auf diese Weise wird eine Vielzahl von möglicherweise in der ersten Siliziumschicht 126 und der zweiten Siliziumschicht 128 vorhandenen EOR-Defekten verringert und vorzugsweise minimiert.
  • In einem Beispiel wird ein Ionen-Implantationsstrom 134 mit Ionen wie beispielsweise Deuterium, Helium, Sauerstoff, Neon, Bor und/oder Silizium bei etwa Zimmertemperatur (d. h. 283 bis 303 Grad Kelvin) mit einer Ionenstrahlstromdichte in einem Bereich von ca. 0,01 bis ca. 10 μA/cm2 angelegt, obwohl andere geeignete Temperaturen, Ionen und Stromdichten ebenfalls verwendet werden können. In diesem Zusammenhang werden die Bedingungen für die Ionenimplantation derart beibehalten, dass eine Spitze des Ionenenergiebereichs innerhalb (oder in der Nähe) der kristallinen Siliziumschicht 126 liegt. Auf diese Weise werden EOR-Defekte, welche mit langsamen Ionen einhergehen, vorzugsweise in der BOX-Schicht 124 angeordnet.
  • Die 16 zeigt eine SOI-Anordnung 144 nach einem nachfolgenden Ätz-, Ablöse- und thermischen Rekristallisierungsprozess des Waferstapels 130 gemäß den Ausführungsbeispielen der vorliegenden Erfindung. Die 16 zeigt die SOI-Anordnung 144 nach einem thermischen Rekristallisierungsprozess (Ausheilen), wobei ein erneutes epitaktisches Aufwachsen von amorphisierten Schichten von Siliziumschichten 126, 128 (15) die Siliziumschicht 140 ausbildet hat. Die Siliziumschicht 140 ist eine rekristallisierte Siliziumschicht mit einer Kristallorientierung von beispielsweise (100). Somit weist die Siliziumschicht 140 eine rekristallisierte Form des unmaskierten Teilbereichs der zweiten Siliziumschicht 128 und der ersten Siliziumschicht 126 auf und besitzt eine Kristallorientierung von beispielsweise (100). Ein maskierter Teilbereich der zweiten Siliziumschicht 128 (15) weist ein zweites Siliziumgebiet 142 mit einer Kristallorientierung von beispielsweise (110) auf. Somit liegen zwei Kristallorientierungen (100) und (110) in der SOI-Anordnung 144 vor, wobei sie koplanar und parallel abgesetzt von der Isolierschicht 124 liegen.
  • In einem Ausführungsbeispiel ist die Siliziumschicht 140 ein verspanntes Silizium mit einer Kristallorientierung von (100) und das zweite Siliziumgebiet 142 ist ein verspanntes Silizium mit einer Kristallorientierung von (110).
  • Die 17 zeigt eine Schnittansicht einer SOI-Anordnung 144 nach dem Ausbilden eines Isoliergrabens 148 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Graben 148 ist im Wesentlichen ähnlich zum Graben 68, wie er vorstehend in 11 beschrieben wurde. In einem Ausführungsbeispiel ist der Graben 148 ein flacher Isolationsgraben, der zwischen die Siliziumschicht 140 und die Siliziumschicht 142 zum elektrischen Isolieren der benachbarten Komponenten geätzt wird, welche nacheinander auf der Siliziumschicht 140 und der Siliziumschicht 142 ausgebildet werden. In einem Ausführungsbeispiel ist der Graben 138 ein flacher Isolationsgraben, der mit Siliziumdioxid gefüllt ist.
  • In einem weiteren Ausführungsbeispiel wird der flache Graben vor der amorphisierenden Implantation ausgebildet. Dieses verhindert ein laterales epitaktisches Aufwachsen während des Ausheilschritts.
  • Die 18 zeigt eine Schnittansicht eines verspannten SOI-Bausteins 150 mit Baustein-Komponenten 154 und 156 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Eine erste Baustein-Komponente 154 wird auf der Siliziumschicht 140 und eine zweite Baustein-Komponente 156 auf dem zweiten Siliziumgebiet 142 angeordnet.
  • Der verspannte SOI-Baustein 150 weist eine SOI-Anordnung 144 mit einer Siliziumschicht 140 auf, welche eine (100) Kristallorientierung besitzt und vom Siliziumgebiet 142 mit einer (110) Kristallorientierung isoliert ist. Das Siliziumgebiet 142 ist im Wesentlichen koplanar zur Siliziumschicht 140. Die erste Baustein-Komponente 154 ist auf der Siliziumschicht 140 und die zweite Baustein-Komponente 156 ist auf dem Siliziumgebiet 142 angeordnet.
  • In einem Ausführungsbeispiel ist die erste Baustein-Komponente 154 ein n-Kanaltransistor (n-FET) der auf der Siliziumschicht 140 angeordnet ist und eine (100) Kristallorientierung festlegt. Zu diesem Zweck besitzt der n-Kanaltransistor 54 eine erhöhte Elektronenbeweglichkeit und einen erhöhten Ansteuerstrom im Vergleich zu anderen Kristallorientierungen. In einem Ausführungsbeispiel ist die zweite Baustein-Komponente 56 ein p-Kanaltransistor (p-FET), der auf dem Siliziumgebiet 142 angeordnet ist und eine (110) Kristallorientierung besitzt, weshalb er im Vergleich zu anderen Kristallorientierungen für eine verbesserte Löcher-Beweglichkeit und einen erhöhten Ansteuerstrom aufgebaut ist. In diesem Zusammenhang erzielt der verspannte SOI-Baustein 150 auf der Grundlage der vorstehend beschriebenen bevorzugten und optimalen Kristallorientierungen eine maximale Elektronen- und Löcherbeweglichkeit sowie Ansteuerströme für seine zugehörigen Transistoren.
  • Vorstehend wurde ein optionaler verspannter SOI-Baustein mit einer optionalen verspannten SOI-Anordnung beschrieben, welche ein optionales verspanntes Siliziumgebiet mit einer (100) Kristallorientierung aufweist, welche von einem Siliziumgebiet isoliert ist, das im Wesentlichen koplanar zu dem verspannten Siliziumgebiet liegt, wobei das Siliziumgebiet eine (110) Kristallorientierung besitzt. Somit wird eine optionale verspannte SOI-Anordnung mit sowohl (100) als auch (110) Kristallorientierungen offenbart, welche auf einer vergrabenen Oxidschicht ausgebildet ist. Der verspannte SOI-Baustein stellt eine kombinierte n-FET- und p-FET-SOI-Anordnung mit einer maximalen Elektronenbeweglichkeit auf einem (100) Substrat und einer maximalen Löcherbeweglichkeit auf einem (110) Substrat bereit.
  • Darüber hinaus werden ein alternativer SOI-Baustein und ein Verfahren zum Ausbilden des SOI-Bausteins offenbart. Der SOI-Baustein weist eine Siliziumschicht mit einer (100) Kristallorientierung auf, die von einem Siliziumgebiet mit einer (110) Kristallorientierung isoliert ist, wobei das Siliziumgebiet im Wesentlichen koplanar zur Siliziumschicht liegt und End-of-range-Defekte hauptsächlich in einer vergrabenen Oxidschicht des SOI-Bausteins lokalisiert sind.

Claims (20)

  1. SOI-Anordnung mit mehrfachen Kristallorientierungen mit: einer Substratschicht (58; 122); einer Isolierschicht (60; 124), die auf der Substratschicht (58; 122) angeordnet ist; einer ersten Halbleiterschicht (64; 140) mit einer ersten Kristallorientierung, die auf einem Teilbereich der Isolierschicht (60; 124) angeordnet ist; und einer verspannten Siliziumschicht (66; 142), die auf einem anderen Teilbereich der Isolierschicht (60; 124) angeordnet ist und eine zur ersten Kristallorientierung verschiedene Kristallorientierung aufweist, dadurch gekennzeichnet, dass zumindest eine verspannungsgenerierende Schicht (90) zwischen der verspannten Siliziumschicht (66; 142) und der Isolierschicht (60; 124) angeordnet ist.
  2. SOI-Anordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass die erste Halbleiterschicht (64; 140) eine verspannte Schicht darstellt, die mittels epitaktischen Aufwachsens koplanar zur verspannten Siliziumschicht (66; 142) angeordnet ist.
  3. SOI-Anordnung nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass die erste Halbleiterschicht (64; 140) eine [100] oder [110] Kristallorientierung aufweist und die verspannte Siliziumschicht (66; 142) jeweils eine der anderen Kristallorientierungen von [110] und [100] aufweist.
  4. SOI-Anordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass die erste Halbleiterschicht (64; 140) eine zweite verspannte Schicht aufweist.
  5. SOI-Anordnung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass die verspannte Siliziumschicht (66; 142) eine Druck-Verspannung oder eine Zug-Verspannung aufweist.
  6. SOI-Anordnung nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass die verspannte Siliziumschicht (66; 142) elektrisch von der ersten Halbleiterschicht (64; 140) isoliert ist.
  7. SOI-Anordnung nach Patentanspruch 6, dadurch gekennzeichnet, dass die verspannte Siliziumschicht (66; 142) durch einen flachen Graben (68; 148) elektrisch von der ersten Halbleiterschicht (64; 140) isoliert ist.
  8. SOI-Baustein mit: einer SOI-Anordnung nach einem der Patentansprüche 1 bis 7 umfassend: eine erste Baustein-Komponente (54; 154), die auf der ersten Halbleiterschicht (64; 140) angeordnet ist; und eine zweite Baustein-Komponente (56; 156), die auf der verspannten Siliziumschicht (66; 142) angeordnet ist.
  9. SOI-Baustein nach Patentanspruch 8, wobei jede der ersten und zweiten Baustein-Komponenten aus einer Gruppe ausgewählt wird bestehend aus Transistoren, Kondensatoren und Schmelzverbindungen.
  10. SOI-Baustein nach Patentanspruch 8, wobei die erste Baustein-Komponente (54; 154) ein n-Kanaltransistor und die zweite Baustein-Komponente (56; 156) ein p-Kanaltransistor ist.
  11. SOI-Baustein nach Patentanspruch 10, wobei der n-Kanaltransistor (54; 154) ein in Kontakt mit der ersten Halbleiterschicht (64; 140) befindliches Gatedielektrikum und ein in Kontakt mit dem Gatedielektrikum befindliches Gate festlegt, und der p-Kanaltransistor ein in Kontakt mit der verspannten Siliziumschicht (66; 142) befindliches getrenntes Gatedielektrikum und ein in Kontakt mit dem getrennten Gatedielektrikum befindliches getrenntes Gate festlegt.
  12. Verfahren zum Ausbilden eines SOI-Bausteins mit mehrfachen Kristallorientierungen mit den Schritten: Bereitstellen eines SOI-Wafers (80) mit einer ersten Siliziumschicht (82), die eine erste Kristallorientierung besitzt und eine Isolierschicht (60) kontaktiert, die eine Substratschicht (58) kontaktiert; Entfernen der ersten Siliziumschicht (82) zum Freilegen eines Teilbereichs der Isolierschicht (60); Abscheiden einer verspannungsgenerierenden Fülloxidschicht (90) auf der Isolierschicht (60) zumindest im freigelegten Teilbereich; und Ausbilden einer zweiten Siliziumschicht (92) mit einer zur ersten Kristallorientierung verschiedenen Kristallorientierung über der verspannungsgenerierenden Fülloxidschicht (90) im freigelegten Teilbereich, wobei die Fülloxidschicht (90) eine Verspannung in zumindest die zweite Siliziumschicht (92) induziert.
  13. Verfahren nach Patentanspruch 12, wobei das Abscheiden der verspannungsgenerierenden Fülloxidschicht (90) das Abscheiden eines Siliziumoxids, eines Siliziumnitrids, eines Oxids oder eines Nitrids umfasst.
  14. Verfahren nach Patentanspruch 12 oder 13 mit dem weiteren Schritt eines Ausheilens der zweiten Siliziumschicht (92).
  15. Verfahren nach einem der Patentansprüche 12 bis 14 mit dem weiteren Schritt des Ausbildens einer flachen Grabenisolierung (68) zwischen der zweiten Siliziumschicht (92) und der ersten Siliziumschicht (82; 62).
  16. Verfahren nach einem der Patentansprüche 12 bis 15 mit den weiteren Schritten: Anheben eines freigelegten Teilbereichs der ersten Siliziumschicht (82) mittels selektiver Epitaxie, wobei eine Kristallorientierung von [100] festgelegt wird, die im Wesentlichen koplanar zu einem verbleibenden Teilbereich der zweiten Siliziumschicht (92) mit einer Kristallorientierung von [110] ist.
  17. Verfahren zum Ausbilden eines SOI-Bausteins mit mehrfachen Kristallorientierungen mit den Schritten: Bereitstellen eines SOI-Wafers (80) mit einer ersten Schicht (82), die eine erste Kristallorientierung festlegt und eine Isolierschicht (60) kontaktiert, die eine Substratschicht (58) kontaktiert, wobei die erste Schicht (82) eine Gitterfehlanpassung hinsichtlich einer Siliziumschicht (62, 92) festlegt; Ausbilden einer ersten Siliziumschicht (92), die eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist, auf einem Bereich, auf dem die erste Schicht (82) nicht vorhanden ist, wobei ein Teilbereich der ersten Schicht (82) entfernt wird; eine Fülloxidschicht (90) in der Nähe eines verbleibenden Teilbereichs der ersten Schicht (82) planarisiert wird; und die erste Siliziumschicht (92) über dem Teilbereich der planarisierten Fülloxidschicht (90) ausgebildet wird; und epitaktisches Aufwachsen einer zweiten Siliziumschicht (62) über dem Teilbereich der ersten Schicht (82); Verändern einer Verspannung von zumindest der zweiten Siliziumschicht (62) durch Übertragen einer Verspannung von der ersten Schicht (82) mittels des epitaktischen Aufwachsens; und Ausbilden von zumindest der ersten und zweiten Kristallorientierung parallel in einer Ebene und abgesetzt von der Isolierschicht (60).
  18. Verfahren nach Patentanspruch 17, wobei die erste Kristallorientierung eine Kristallorientierung von [100] und die zweite Kristallorientierung eine Kristallorientierung von [110] darstellt.
  19. Verfahren nach Patentanspruch 17 oder 18, wobei die erste Schicht (82) Germanium aufweist.
  20. Verfahren nach einem der Patentansprüche 17 bis 19, wobei ein Verändern der Verspannung von zumindest der ersten Siliziumschicht (92) ferner ein Übertragen einer Verspannung von der Fülloxidschicht (90) zur ersten Siliziumschicht (92) umfasst.
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