CN102810563A - 横向沟槽mesfet - Google Patents

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Abstract

本发明涉及横向沟槽MESFET。一种晶体管包括在半导体主体中形成的沟槽，所述沟槽具有侧壁和底部。所述晶体管进一步包括设置在所述沟槽中与所述侧壁相邻的第一半导体材料以及设置在所述沟槽中并且通过所述第一半导体材料与所述侧壁隔开的第二半导体材料。所述第二半导体材料具有不同于所述第一半导体材料的带隙。所述晶体管还包括设置在所述沟槽中并且通过所述第二半导体材料与所述第一半导体材料隔开的栅极材料。所述栅极材料提供所述晶体管的栅极。源极和漏极区域布置在所述沟槽中，其中插入在所述源极和漏极区域之间的沟道在第一或第二半导体材料中，以使得所述沟道具有沿所述沟槽的侧壁的横向电流流动方向。

Description

横向沟槽MESFET
优先权要求
本申请是于2011年6月3日提交的共同未决的美国专利申请No.13/152477的部分继续申请，所述申请的内容以其全文通过引用结合于此。
技术领域
本申请涉及半导体器件，特别涉及横向沟槽MESFET。
背景技术
MESFET（金属半导体场效应晶体管）包括位于源极和漏极接触区域之间的导电沟道。从源极到漏极的载流子流由肖特基金属栅极所控制。通过改变对所述导电沟道的厚度进行调制并由此对电流进行调制的金属触点以下的耗尽层宽度来控制所述沟道。MESFET需要相对低的导通电阻（Ron）来实现良好的性能。此外，Si衬底上的GaN MESFET的阻挡能力受GaN层的厚度所限制，这是因为电荷载流子的积聚出现在GaN和衬底之间的边界表面上的Si中并且因此无法耗散任何电压。然而，因为从GaN到Si的应力变化，GaN层的厚度受限制。
基于GaN的当前功率晶体管主要被构造为HEMT（高电子迁移率晶体管），其也被称作异质结构FET（HFET）或调制掺杂FET（MODFET）。HEMT是具有在诸如GaN和AlGaN的具有不同带隙的两种材料之间的结的场效应晶体管，所述结形成沟道而不是诸如在MOSFET（金属氧化物半导体场效应晶体管）中的掺杂区域。HEMT提供了形成于例如AlGaN阻挡层和GaN缓冲层之间的边界上的2维电子气（2DEG）。不用进一步的措施，这样的构造导致了自传导即正常导通晶体管。也就是说，HEMT在不存在正栅极电压的情况下导电。
可以以这样的方式提升导带，例如利用栅极电极下的p型AlGaN或p型GaN层，这与没有这样的p型层的器件相比将所得到的施加电压在正方向上移位了大约3V（等同于带距离）。具有这样的构造的HEMT是正常截止晶体管，因为需要正栅极电压来导通所述晶体管。可替换地，可以使用凹陷栅极结构来确保HEMT用作正常截止晶体管。
在每种情况下，通常使用廉价的硅衬底来制造HEMT。然而，对于大于100V的高电压而言，整个电压必须在GaN层的厚度中被吸收，这是因为如以上所描述的，衬底无法耗散任何电压。HEMT通常还具有平面栅极结构，这限制了沟道宽度。
发明内容
根据晶体管的实施例，所述晶体管包括在半导体主体中形成的沟槽，所述沟槽具有侧壁和底部。所述晶体管进一步包括设置在所述沟槽中与所述侧壁相邻的第一半导体材料以及设置在所述沟槽中并且通过所述第一半导体材料与所述侧壁隔开的第二半导体材料。所述第二半导体材料具有不同于所述第一半导体材料的带隙。所述晶体管还包括设置在所述沟槽中并且通过所述第二半导体材料与所述第一半导体材料隔开的栅极材料。所述栅极材料提供所述晶体管的栅极。源极和漏极区域布置在所述沟槽中，其中插入在所述源极和漏极区域之间的沟道在第一或第二半导体材料中，以使得所述沟道具有沿所述沟槽的侧壁的横向电流流动方向。
根据一种制造晶体管的方法的实施例，所述方法包括：在半导体主体中形成沟槽，所述沟槽具有侧壁和底部；形成与所述沟槽侧壁相邻的第一半导体材料；在所述沟槽中形成通过所述第一半导体材料与所述侧壁隔开的第二半导体材料，所述第二半导体材料具有不同于所述第一半导体材料的带隙；在所述沟槽中形成通过所述第二半导体材料与所述第一半导体材料隔开的栅极材料，所述栅极材料提供所述晶体管的栅极；并且在所述沟槽中形成源极和漏极区域，其中插入在源极和漏极区域之间的沟道在第一或第二半导体材料中，以使得所述沟道具有沿所述沟槽的侧壁的横向电流流动方向。
根据一种半导体器件的实施例，所述器件包括在半导体主体中形成的多个沟槽，每个沟槽具有侧壁和底部。所述器件进一步包括与每个沟槽的侧壁相邻设置的第一半导体材料以及在每个沟槽中设置在所述第一半导体材料上的第二半导体材料。所述第二半导体材料具有不同于所述第一半导体材料的带隙。所述器件还包括在每个沟槽中设置在所述第二半导体材料上的栅极材料。第一或第二半导体材料中的沟道具有沿每个沟槽的侧壁的横向电流流动方向。
根据一种制造半导体器件的方法的实施例，所述方法包括：在半导体主体中形成多个沟槽，每个沟槽具有侧壁和底部；形成与每个沟槽的侧壁相邻的第一半导体材料；在每个沟槽中在所述第一半导体材料上形成第二半导体材料，所述第二半导体材料具有不同于所述第一半导体材料的带隙；并且形成在每个沟槽中设置在所述第二半导体材料上的栅极材料，以使得第一或第二半导体材料中的沟道具有沿每个沟槽的侧壁的横向电流流动方向。
通过阅读以下的详细描述以及通过观看附图，本领域技术人员将会认识到附加特征和优势。
附图说明
附图的元件不必相互依比例绘制。相同的附图标记表示对应的相似部分。除非它们彼此排斥，否则各个图示实施例的特征可以进行组合。实施例在附图中进行描绘并且在随后的描述中进行详述。
图1图示了根据一个实施例的横向沟槽MESFET的部分示意性平面图。
图2图示了图1的横向沟槽MESFET的第一示意性截面图。
图3图示了图1的横向沟槽MESFET的第二示意性截面图。
图4图示了具有电极的图1的横向沟槽MESFET的部分示意性平面图。
图5-8图示了在沟槽中制造横向HEMT的方法的实施例。
图9图示了根据一个实施例的具有应力补偿的沟槽中的横向HEMT的部分示意性截面图。
图10图示了根据另一个实施例的具有应力补偿的沟槽中的横向HEMT的部分示意性截面图。
图11图示了根据又另一个实施例的具有应力补偿的沟槽中的横向HEMT的部分示意性截面图。
图12图示了根据再另一个实施例的具有应力补偿的沟槽中的横向HEMT的部分示意性截面图。
图13图示了根据另一个实施例的横向沟槽MESFET的部分示意性平面图。
图14-18图示了在沟槽中制造横向HEMT的方法的另一个实施例。
图19A和19B图示了根据另一个实施例的横向沟槽MESFET的部分示意性截面图。
图20图示了根据一个实施例的横向沟槽MESFET的源极和漏极电极区域的部分示意性截面图。
具体实施方式
接下来对多个实施例进行解释。相同的结构特征在图中通过相同或相似的附图标记进行标识。在本描述的上下文中，“横向”或“横向方向”应当被理解为表示与半导体材料或半导体主体的横向范围总体上平行延伸的方向或范围。横向方向因此总体上与这些表面或侧面平行延伸。与之相比，术语“垂直”或“垂直方向”被理解为表示与这些表面或侧面总体上垂直并且因此与所述横向方向总体上垂直延伸的方向。垂直方向因此在半导体材料或半导体主体的厚度方向上延伸。
图1图示了诸如正常截止HEMT之类的MESFET的实施例的部分平面图。HEMT因为该器件具有正阈值电压而被认为是正常截止的。图2示出了通过图1中标为A-A’的线的HEMT的源极区域的截面图，图3示出了通过图1中标为B-B’的线的HEMT的栅极区域的截面图，而图4示出了具有栅极、漏极和源极电极的HEMT的部分平面图。
HEMT提供在形成于诸如Si、SOI（绝缘体上硅）GaN、SiC或蓝宝石衬底的半导体主体120中的沟槽100中。这里所描述的沟槽结构可以与若干MESFET结构（诸如例如具有栅极以下的薄AlGaN或GaN阻挡层）组合或者用于MOSFET。而且，MESFET可以形成在还用于垂直电流流动的沟槽侧壁上，并且源极或漏极可以形成在后壁上。在每种情况下，沟槽100可以被蚀刻到半导体主体102中。沟槽100具有侧壁104以及在图1-4中看不见的底部106。沟槽100从半导体主体102的顶面108向半导体主体102中的深度延伸。HEMT包括在沟槽100中相邻侧壁104设置的诸如GaN的III-V半导体材料的缓冲层110、以及设置在沟槽100中并且通过缓冲层110与侧壁104隔开的诸如AlGaN、i-AlGaN（本征AlGaN）、InAlN或i-InAlN（本征InAlN）的III-V半导体材料的阻挡层112。
阻挡层112具有不同于缓冲层110的带隙。缓冲层110或阻挡层112在缓冲层110和阻挡层112之间的界面附近提供了沟道（反型层）。向所述沟道提供用于2-D电子气（2DEG）的电荷。所述沟道经由应变和极化效应自动创建而没有向栅极电极114施加任何电压。诸如p-AlGaN（p型AlGaN）或p-GaN（p型GaN）的III-V半导体材料的栅极层116被设置在沟槽100中并且通过阻挡层112与缓冲层110隔开。栅极层116耗尽栅极区域中的反型层，从而在沟道的该段中将阈值电压移位至正值。照此，HEMT被认为是正常截止的。栅极层116提供HEMT的栅极并且不存在于HEMT的源极、漏极和漂移区域118、120、122中。源极、漏极和漂移区域118、120、122也布置在沟槽100中，其中在源极和漏极区域118、120之间插入沟道。在沟槽100中可以在源极、漏极和/或漂移区域118、120、122处提供诸如电介质的任选过滤材料128。所述沟道在源极和漏极区域118、120之间具有沿沟槽100的侧壁104的横向电流流动方向。
在一个实施例中，沟槽100的侧壁104优选地形成有（111）表面。随后与平面表面类似地出现与缓冲层110的生长以及阻挡层112和栅极层116的生长。栅极电极114随后电连接到沟槽100中的栅极层116以使得沟槽100至少部分被填充。在一个实施例中，栅极电极114被席状沉积并且随后在源极、漏极和漂移区域118、120、122中被蚀刻掉。源极和漏极电极124、126或者可能还有栅极电极114可以有选择地形成和结构化。源极和漏极电极124、126可以如图4所示的那样被设置在半导体主体102的相同侧或者被设置在不同侧。
横向电流在源极和漏极区域118、120之间沿沟槽侧壁104以2DEG流动。所述横向电流还能够在沟槽100的底部106流动，和/或如果在这些区域中形成了缓冲层、阻挡层和栅极层110、112、166，则能够在沟槽100上方沿半导体主体102的顶面108流动。可替换地，缓冲层、阻挡层和/或栅极层110、112、116可以从沟槽底部106和/或沿半导体主体102的顶面108去除。在每种情况下，在与常规的HEMT相比时，沟道的宽度通过这样的折叠而明显增加，从而产生更低的导通电阻（Ron）。
图5-8图示了用于在沟槽中制造横向HEMT的方法的一个实施例。如图5所示，沟槽100形成在诸如Si衬底的半导体衬底200中，每个沟槽100具有侧壁104和底部106。如图6所示，诸如GaN的III-V半导体材料的第一区域202沿侧壁104和底部106形成在沟槽100中并且形成在Si衬底200的顶面201上。III-V半导体材料的第一区域202形成缓冲层并且能够包括HEMT的沟道。III-V半导体材料的第一区域202可以经由任何适当的常规技术（例如经由异质外延）而形成在诸如Si、蓝宝石、GaN或SiC的兼容衬底上。如图7所示，随后在沟槽100中经由任何适当的常规技术例如经由外延在第一（缓冲）区域202上形成诸如AlGaN或InAlN的III-V半导体材料的第二区域204。第二区域204形成HEMT的阻挡层，其为沟道中的2DEG提供电荷。第二（阻挡）区域204具有不同于第一（缓冲）区域202的带隙。
如图8所示，随后经由任何适当的常规技术例如经由外延在沟槽100中在第二（阻挡）区域204上形成III-V半导体材料的第三区域206，以使得第二（阻挡）区域204插入在第一（缓冲）区域202和第三（栅极）区域206之间。第三（栅极）区域206提供晶体管的栅极。随后能够在沟槽100中形成在图5-8中看不见的源极和漏极区域，其中在源极和漏极区域之间插入的沟道在缓冲层202或阻挡层204中，以使得所述沟道具有沿沟槽100的侧壁104的横向电流流动方向。
可以在如图8中的虚线圆圈所指示的沟槽拐角上方或下方创建未定义的关系。没有形成应力有所减小的2DEG。然而，当应力增加时获得减小的所施加电压。因此优选一些形式的应力补偿。在一个实施例中，通过将诸如氦、氢和铁之类的离子注入到（一个或多个）拐角区域中而对一个或多个拐角区域去激活以使得它们不形成沟道的一部分。可以采用用于注入这样的离子的任何适当的常规技术。所注入的离子生成使对应的（一个或多个）拐角区域去激活的深干扰位置。也可以采用蚀刻进行应力补偿。这里所描述的注入和蚀刻实施例可以在拐角区域之外执行，例如在半导体主体102/200的整个顶面108/201上和/或在沟槽100的整个底部106上执行。虽然仅沟槽侧壁104随后是活性的，但是如果提供了大纵横比的沟槽，诸如具有大约10:1或更大的纵横比的沟槽，则沟道的宽度不会特别明显减小。
图9图示了用于提供应力补偿的另一个实施例。根据该实施例，半导体衬底200的背面203例如经由蚀刻或CMP（化学机械研磨）而变薄，并且在半导体衬底200的变薄的背面210上并且与沟槽100的底部106相邻形成电绝缘材料208，以使得没有任何部分的半导体衬底200在沟槽100的底部106与缓冲层202直接接触。例如也可以经由蚀刻工艺从如图9所示的半导体衬底200的顶面201去除缓冲层、阻挡层和/或栅极层202、204、206。可以使半导体衬底200足够多的背面变薄以使得从处于沟槽100的底部106的背面去除缓冲层和阻挡层202、204中的至少一个。
图10图示了其中例如通过使用阻挡层204作为蚀刻停止而使半导体衬底200的背面变薄直至去除了处于沟槽100的底部106的缓冲层202的实施例。根据该实施例，阻挡层204插入在形成于半导体衬底200的变薄的背面210上的电绝缘材料208和栅极层206之间。
图11图示了其中例如通过使用栅极层206作为蚀刻停止而使半导体主体的背面变薄直至还去除了处于沟槽100的底部106的阻挡层204的另一个实施例。根据该实施例，栅极层206与处于沟槽100的底部106的电绝缘材料208直接接触。
图12图示了用于通过使用间隔层蚀刻或其它掩模处理来提供应力补偿的又另一个实施例。根据该实施例，在半导体衬底200的与沟槽100相邻的顶面201上以及在沟槽100的底部106上形成掩模220。缓冲层、阻挡层和栅极层202、204、206在形成掩模220之后在沟槽100的侧壁104上生长。在一个实施例中，用来形成沟槽100的硬掩模留在半导体衬底200的顶面201上。另外，诸如氧化物之类的另一个硬掩模区域可以在沟槽100的底部106上形成。用于形成诸如HEMT的MESFET的GaN/AlGaN/GaN或其它适当的层栈随后有选择地在沟槽侧壁104上生长。沟槽100的底部106中的硬掩模220例如能够通过对沟槽进行填充、接着是背向蚀刻而形成。
图13图示了正常截止HEMT的另一个实施例的部分平面图。根据该实施例，半导体主体的横向设置在相邻沟槽100之间的区域被去除并且被替代以电绝缘材料300，留下了被沟槽100和绝缘材料300横向包围的半导体材料的台面（岛）302。台面302可以仅部分被蚀刻掉并且被填充以电介质。在一个实施例中，半导体主体102仅在漂移路径的区域中被电绝缘材料300所替代。可替换地，电绝缘材料300直接与缓冲（例如，GaN）层110相邻提供，其中台面302的中心部分保持完整无损。在又另一个实施例中，半导体主体102仅在漂移区122的区域中被去除，而其余的半导体台面302与器件的漏极和源极区域118、120相邻设置。对电压进行限制的半导体台面区域302可以至少在漂移区122的区域中被完全去除，以使得即使对于相对薄的GaN层110也不出现由于半导体衬底材料102所致的阻挡电阻减小。台面302还提供了机械稳定性和隔离，并且能够被置于诸如源极或漏极电势的现有电势上。
图14至18图示了用于在沟槽中制造横向HEMT的方法的另一个实施例。根据该实施例，衬底400为SOI衬底。SOI衬底400具有通过绝缘体层406与体区域404分离的器件区域402，所述器件区域402是制造器件之处。如图14所示，沟槽100在SOI衬底400的器件区域402中形成，其中沟槽100的底部106与SOI衬底400的绝缘体层406接触。
如图15所示，诸如GaN的III-V半导体材料的第一区域408在沟槽100中沿侧壁104和底部106形成，并且在SOI衬底400的顶面401上形成。III-V半导体材料的第一区域408形成缓冲层并且可以包括HEMT的沟道。III-V半导体材料的第一区域408可以经由任何适当的常规技术例如经由异质外延而形成在诸如Si、蓝宝石、GaN或SiC的兼容衬底上。如图16所示，随后在沟槽100中经由任何适当的常规技术例如经由外延在第一（缓冲）区域408上形成诸如AlGaN或InAlN的III-V半导体材料的第二区域410。第二区域410形成HEMT的阻挡层，其为沟道中的2DEG提供电荷。第二（阻挡）区域410具有不同于第一（缓冲）区域408的带隙。
如图17所示，随后经由任何适当的常规技术例如经由外延在沟槽100中在第二（阻挡）区域410上形成III-V半导体材料的第三区域412，以使得第二（阻挡）区域410插入在第一（缓冲）区域408和第三（栅极）区域412之间。第三（栅极）区域412提供晶体管的栅极。在沟槽100中形成在图17中看不见的源极和漏极区域，其中插入在源极和漏极区域之间的沟道在缓冲层408或阻挡层410中，以使得所述沟道具有沿沟槽100的侧壁104的横向电流流动方向。利用SOI衬底400，2DEG通过掩埋绝缘体层406而在下面被绝缘。例如可以利用源极和/或漏极的金属触点来实现到衬底400的热连接。如果需要，SOI衬底400的体区域404例如可以通过对背面403进行蚀刻或者利用CMP而被去除以使器件变薄。
如先前这里所描述的并且如图18所示的，可以从SOI衬底400的顶面401去除栅极层、阻挡层和/或缓冲层412、410、408来提供应力补偿。可替换地，还如先前这里所描述的，可以通过将诸如氦、氢和铁之类的离子注入到（一个或多个）拐角区域中而对一个或多个上拐角区域去激活。在又另一个实施例中，如先前这里解释的并且如图12所示的，可以使用间隔层蚀刻或其它掩模处理来仅在沟槽100的侧壁104上生长缓冲层、阻挡层和栅极层408、410、412。如先前这里所描述的并且如图13所示的，SOI衬底400的有源器件层402的区域可以被去除并且被替代以绝缘材料。在一个实施例中，对电压进行限制的Si台面区域至少在漂移区122的区域中被完全去除，以使得即使对于相对薄的GaN层408也不出现由于有源器件区域材料所致的阻挡电阻减小。
图19A图示了栅极区域中的诸如正常截止HEMT的MESFET的另一个实施例的截面图。根据该实施例，在诸如Si晶片的体半导体衬底200而不是SOI衬底上制造正常截止HEMT。缓冲层202（例如，GaN）沿沟槽侧壁104设置，而阻挡层204（例如，AlGaN或InAlN）被设置在缓冲层202上。如图19A所示，栅极材料206在沟槽中设置在阻挡层204上以及在栅极区域中设置在衬底200的上表面上。照此，如先前这里所描述的，阻挡层204插入在缓冲层202和栅极材料206之间。
形成在衬底200的顶表面上以在衬底200中形成沟槽的沟槽硬掩模510将栅极材料206与衬底200绝缘。执行氧化或氧化物沉积步骤并且对氧化物进行回蚀，留下在沟槽的底部106中的氧化物520，其足够厚以承受器件的最大额定电压。留在沟槽底部106中的氧化物520还可以被用来防止GaN层在该表面处的生长。随后可以在沟槽中形成在图19A中看不见的源极和漏极区域，其中插入在源极和漏极区域之间的沟道在缓冲层202或阻挡层204中，以使得该沟道具有沿沟槽侧壁104的横向电流流动方向。
图19B是漏极延伸区域中的MESFET的截面图。沟槽底部106中的厚氧化物520与相邻沟槽之间的电绝缘材料300组合防止了经由半导体主体200与源极的短路。
图20图示了这里所描述的MESFET的源极和漏极电极区域600、610的实施例的截面图。根据该实施例，源极和漏极电极124、126被设置在衬底200的相反侧并且因此与横向电流流动垂直偏移。源极电极120被设置在衬底200的一侧并且通过衬底200以及器件的源极电极区域600中的底部沟槽氧化物520中的开口而电连接到沟槽中的导电材料602。底部沟槽氧化物520在器件的漏极电极区域610中是连续的，以使得漏极电极126与衬底200隔离。漏极电极126被设置在衬底200的与源极电极124相反的一侧，并且通过在衬底200的这一侧设置在器件的漏极电极区域612中的一个或多个绝缘层620、630中的开口而电连接到沟槽中的导电材料612。从背面处理的接触也是可能的。源极和漏极电极124、126的位置可以颠倒。也就是说，源极电极124可以被设置在器件的顶面上而漏极电极126可以被设置在底面上。
根据这里所描述的实施例，特别通过去除用作GaN生长的衬底的Si台面并且利用电介质来替代它，为诸如HEMT的横向MESFET提供增加的沟道宽度，其中增加的沟道宽度是沿沟槽的侧壁。
诸如“以下”、“下方”、“下”、“上方”、“上”等的空间相对术语为了方便描述而被用来解释一个元件相对于第二元件的定位。除了与图中所描绘的那些不同的方位之外，这些术语意在涵盖不同的器件方位。此外，诸如“第一”、“第二”等的术语也被用来描述各个元件、区域、分段等，并且也并非意在进行限制。相同的术语在整个描述中指代相同的元件。
如这里所使用的，术语“具有”、“含有”、“包括”、“包含”等是指示存在所陈述元件或特征但是并不排除附加元件或特征的开放性术语。除非上下文清楚地另外指示，否则冠词“一”、“一个”和“该”意在包括多个以及单个。
所要理解的是，除非明确地另外指出，否则这里所描述的各个实施例的特征可以互相组合。
虽然在这里已对特定实施例进行了图示和描述，但是本领域普通技术人员将会意识到的是，各种替换和/或等同的实施方式可以替代所示出和描述的特定实施例而并不背离本发明的范围。本申请意在覆盖这里所讨论的特定实施例的任何适配或变化。因此，本发明意在仅由权利要求及其等同物限制。

Claims (27)

1.一种晶体管，包括：
在半导体主体中形成的沟槽，所述沟槽具有侧壁和底部；
设置在所述沟槽中与所述侧壁相邻的第一半导体材料；
设置在所述沟槽中并且通过所述第一半导体材料与所述侧壁隔开的第二半导体材料，所述第二半导体材料具有不同于所述第一半导体材料的带隙；
设置在所述沟槽中并且通过所述第二半导体材料与所述第一半导体材料隔开的栅极材料，所述栅极材料提供所述晶体管的栅极；以及
布置在所述沟槽中的源极和漏极区域，其中插入在所述源极和漏极区域之间的沟道在第一或第二半导体材料中，以使得所述沟道具有沿所述沟槽的侧壁的横向电流流动方向。
2.如权利要求1所述的晶体管，其中所述半导体主体包括硅并且所述沟槽的侧壁具有（111）表面。
3.如权利要求1所述的晶体管，进一步包括设置在所述半导体主体的底表面上并且与所述沟槽的底部相邻的电绝缘材料。
4.如权利要求3所述的晶体管，其中所述栅极材料与在所述沟槽的底部处的电绝缘材料直接接触。
5.如权利要求1所述的晶体管，其中所述栅极材料通过第一和第二半导体材料中的至少一个与所述沟槽的底部隔开。
6.如权利要求1所述的晶体管，进一步包括源极、漏极和栅极电极，其中源极和漏极电极设置在所述半导体主体的相同侧。
7.如权利要求1所述的晶体管，其中所述半导体主体的与所述沟槽横向相邻的区域被电绝缘材料所替代。
8.如权利要求7所述的晶体管，其中所述半导体主体的与所述漏极区域相邻的第一台面区域比所述半导体主体的与所述源极区域相邻的第二台面区域更窄，所述台面区域被所述电绝缘材料分离。
9.如权利要求7所述的晶体管，其中所述半导体主体的被所述电绝缘材料所替代的区域与在源极和漏极区域之间设置在所述沟槽中的漂移区相邻。
10.如权利要求1所述的晶体管，其中所述沟槽的一个或多个拐角区域被去激活。
11.如权利要求10所述的晶体管，其中所述沟槽的一个或多个拐角区域利用所注入的氦、氢和铁中的至少一个进行去激活。
12.如权利要求1所述的晶体管，其中所述半导体主体是具有通过绝缘体层与体区域分离的器件区域的绝缘体上硅衬底，所述沟槽形成在所述绝缘体上硅衬底的所述器件区域中并且所述沟槽的底部与所述绝缘体上硅衬底的绝缘体层接触。
13.如权利要求1所述的晶体管，其中所述半导体主体包括硅衬底，所述第一半导体材料包括GaN，所述第二半导体材料包括AlGaN，并且所述栅极材料包括AlGaN。
14.如权利要求1所述的晶体管，进一步包括设置在所述沟槽的底部处的绝缘材料，所述绝缘材料足够厚以承受所述晶体管的最大额定电压，其中第一和第二半导体材料在所述沟槽的底部通过所述绝缘材料与所述半导体主体隔开。
15.一种制造晶体管的方法，包括：
在半导体主体中形成沟槽，所述沟槽具有侧壁和底部；
形成与所述沟槽侧壁相邻的第一半导体材料；
在所述沟槽中形成通过所述第一半导体材料与所述侧壁隔开的第二半导体材料，所述第二半导体材料具有不同于所述第一半导体材料的带隙；
在所述沟槽中形成通过所述第二半导体材料与所述第一半导体材料隔开的栅极材料，所述栅极材料提供所述晶体管的栅极；并且
在所述沟槽中形成源极和漏极区域，其中插入在源极和漏极区域之间的沟道在第一或第二半导体材料中，以使得所述沟道具有沿所述沟槽的侧壁的横向电流流动方向。
16.如权利要求15所述的方法，进一步包括：
使所述半导体主体的背面变薄；并且
在所述半导体主体的变薄的背面上并且与所述沟槽的底部相邻形成电绝缘材料。
17.如权利要求16所述的方法，包括使所述半导体主体的足够多的背面变薄以使得第一和第二半导体材料中的至少一个从所述半导体主体的背面被去除。
18.如权利要求15所述的方法，进一步包括：
从所述半导体主体的顶面去除第一和第二半导体材料中的至少一个。
19.如权利要求15所述的方法，进一步包括：
去除所述半导体主体的与所述沟槽横向相邻的区域；并且
以电绝缘材料替代所述半导体主体的被去除区域。
20.如权利要求15所述的方法，进一步包括对所述沟槽的一个或多个拐角区域去激活。
21.如权利要求20所述的方法，包括将氦、氢和铁中的至少一个注入到所述沟槽的一个或多个拐角区域中以对所述一个或多个拐角区域去激活。
22.如权利要求15所述的方法，进一步包括：
形成与所述栅极电连接的栅极电极；
去除所述晶体管的源极区域、漏极区域和漂移区的区域中的栅极电极的部分；
形成与所述源极区域电连接的源极电极；并且
形成与所述漏极区域电连接的漏极电极。
23.如权利要求15所述的方法，进一步包括：
在所述半导体主体的顶面上与所述沟槽相邻以及在所述沟槽的底部上形成掩模；并且
在形成所述掩模之后在所述沟槽的侧壁上有选择地生长所述第一半导体材料、所述第二半导体材料和所述栅极材料。
24.一种半导体器件，包括：
在半导体主体中形成的多个沟槽，每个沟槽具有侧壁和底部；
与每个沟槽的侧壁相邻设置的第一半导体材料；
在每个沟槽中设置在所述第一半导体材料上的第二半导体材料，所述第二半导体材料具有不同于所述第一半导体材料的带隙；
在每个沟槽中设置在所述第二半导体材料上的栅极材料；以及
其中第一或第二半导体材料中的沟道具有沿每个沟槽的侧壁的横向电流流动方向。
25.如权利要求24所述的半导体器件，其中所述半导体主体的在相邻沟槽之间的不同区域被电绝缘材料所替代以在所述电绝缘材料所包围的沟槽之间形成半导体台面。
26.一种制造半导体器件的方法，包括：
在半导体主体中形成多个沟槽，每个沟槽具有侧壁和底部；
形成与每个沟槽的侧壁相邻的第一半导体材料；
在每个沟槽中在所述第一半导体材料上形成第二半导体材料，所述第二半导体材料具有不同于所述第一半导体材料的带隙；并且
形成在每个沟槽中设置在所述第二半导体材料上的栅极材料，以使得第一或第二半导体材料中的沟道具有沿每个沟槽的侧壁的横向电流流动方向。
27.如权利要求26所述的方法，进一步包括：
去除所述半导体主体的在相邻沟槽之间的不同区域；并且
利用电绝缘材料来填充所述半导体主体的被去除区域以在所述电绝缘材料所包围的沟槽之间形成半导体台面。
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