JP6060252B2 - Cmosと非シリコン素子とのモノリシック一体化に関する方法 - Google Patents

Cmosと非シリコン素子とのモノリシック一体化に関する方法 Download PDF

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Description

本明細書に記載の技術は、(たとえば、シリコン内に形成された)CMOS回路と非シリコン材料および素子との一体化に関する。
デジタル革命は、約18〜24ヶ月間でシリコン集積回路中のトランジスタ密度がほぼ倍になる、べき乗則の駆動力が存在する、という技術的な法則と経済的な法則の混合であるムーアの法則によって推進されてきた。この傾向を後押ししたのは、トランジスタ密度増大に伴う技術性能の向上、コストの低減、市場用途の拡大の組み合わせである。この傾向は1960年代に始まったが、現在は落ち着きつつある。この傾向が落ち着きつつある理由の一つは、電力制限によりトランジスタのサイズ低減が容易に阻まれてしまうことである。別の理由は、標準的な素子、すなわち、PMOSFETやNMOSFETの密度の増大が生み出す新たな市場用途や分野が、ムーアの法則のパラダイムの核心として何年か前には達成されていたほどには多くないことである。
いずれは新たな材料がシリコンCMOS回路に組み込まれるであろうことは、約30年間にわたり予期されてきた。発明者は当初このような変革を市場に持ち込んだ経験があり、最初は歪みシリコンのデジタルMOS回路への導入から始められた。しかしながら、この変革は、主流のシリコンCMOS製造に新たな要素、すなわちゲルマニウム(Ge)を導入することによって達成された。現行の高度CMOS製造施設に新たな材料を直接組み込むことに関する時間、コスト、リターンは、新たな一体形成材料および素子をシリコンCMOS回路に導入する際の大きな制限となる。
本発明者による先の発明では、シリコンCMOS工程の開始時に投入することのできる特殊加工基板が作製された。この基板は、変更されたCMOS工程の温度に耐えうる埋込テンプレート層を含むものであった。CMOS工程のフロントエンド高温ステップの完了後、テンプレートを露出させ、III−V素子エピタクシーを開始させた後、処理してCMOSバックエンド処理で仕上げることで、モノリシック回路を製造することができる。
いくつかの実施形態は、部分的に処理されたCMOSウェハを第2のウェハに付着させて結合ウェハを作製する工程を含む方法に関する。第2のウェハは、シリコンとは異なる材料を含む第1の領域を含む。該方法は、シリコンとは異なる材料を有する結合ウェハの第1の領域または第2の領域に素子を形成する工程をさらに含む。
いくつかの実施形態は、CMOS工程を用いて半導体ウェハに部分的なCMOS処理を実施して、トランジスタを有する部分的に処理されたCMOSウェハを作製する工程を含む方法に関する。該方法は、CMOS工程から部分的に処理されたCMOSウェハを取り出す工程も含む。さらに、該方法は、トランジスタを有する部分的に処理されたCMOSウェハの少なくとも一部と、シリコンとは異なる材料を有し、素子が形成される素子領域とを備える結合ウェハを受け取る工程を含む。該方法は、結合ウェハに追加のCMOS処理を行う工程をさらに含む。CMOS工程は従来のCMOS工程であってよい。
いくつかの実施形態は、本明細書に記載の装置に関する。
いくつかの実施形態は、本明細書に記載の工程を用いて形成される製品に関する。
上記の概要は例示による説明のためであり、限定を目的としない。
図面において、各図に示される同一または略同一の構成要素は同様の参照符号で示す。明瞭化のため、すべての構成要素をすべての図で表示しているとは限らない。図面は必ずしも等縮尺ではなく、本明細書に記載の技術および素子の様々な側面を説明することに重点を置く。
従来のCMOS工程のブロック図である。 いくつかの実施形態により非シリコン材料および/または素子と一体化されるCMOS回路の形成工程のブロック図である。 いくつかの実施形態による例示的なテンプレートウェハを示す図である。 いくつかの実施形態による例示的なテンプレートウェハを示す図である。 いくつかの実施形態による例示的なテンプレートウェハを示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 図2の工程で実施可能な例示的なウェハ処理を示す図である。 いくつかの実施形態により非シリコン材料および/または素子と一体化されるCMOS回路の形成工程のブロック図であり、テンプレートウェハを部分的に処理されたCMOSウェハに付着させる前に素子層が形成される。 図5の工程で実施することのできる例示的なウェハ処理を示す図である。 図5の工程で実施することのできる例示的なウェハ処理を示す図である。 図5の工程で実施することのできる例示的なウェハ処理を示す図である。 図5の工程で実施することのできる例示的なウェハ処理を示す図である。 図5の工程で実施することのできる例示的なウェハ処理を示す図である。 図5の工程で実施することのできる例示的なウェハ処理を示す図である。
いくつかの実施形態では、本明細書に記載の技術は、特殊加工ウェハをシリコンCMOS製造施設に投入する必要を省くことができる。いくつかの実施形態では、本明細書に記載の技術は、比較的成熟したシリコンCMOS処理を変更する必要を省くことができる。これらの要因は、シリコンCMOS素子と、現行のCMOS製造工程に適合しない材料で形成されたその他の素子との両方を有する新規のモノリシック集積回路を作製する際のハードルを下げるものである。
図1は、従来のCMOSファウンドリで実施されるような従来のシリコンCMOS工程5を示す。CMOS工程5はシリコンまたはSOI(シリコン−オン−インシュレータ)ウェハなどの半導体ウェハ2の投入から開始される。従来のシリコンCMOS工程5では、「フロントエンド」処理4が行われた後、「バックエンド」処理6が行われる。フロントエンド処理4は通常、ソース、ドレイン、ゲート領域の形成などの半導体ウェハ2内のトランジスタ形成のための各種工程段階を含む。フロントエンド処理4はゲート、ドレイン、ソース領域上の誘電層の形成を含んでもよい。フロントエンド処理4はソース、ゲート、および/またはドレイン領域に接触するプラグ(たとえばタングステンプラグ)の形成を含んでもよい。しかしながら、フロントエンド処理4は、このような誘電層および/またはプラグの形成を含む必要はなく、その形成はバックエンド処理6の一部とすることができる。フロントエンド処理4に引き続き、バックエンド処理6が行われて、トランジスタ間の相互接続部を形成する。複数の相互接続層を形成しパターニングすることができる。CMOS処理が完了するとシリコンCMOS回路8が製造される。
業界では、従来のシリコンCMOS工程の開発に向けて多額の投資が注ぎ込まれてきた。その結果、今日のCMOS工程は開発が進み、チップ毎に高歩留まりかつ低コストでシリコンCMOS回路を生産するように最適化されている。従来のCMOS工程は、CMOSファウンドリとして知られる特別な半導体製造施設で実施される。CMOSファウンドリでは、歩留まりを低減させる可能性のある汚染物質や不純物が工程に導入されないように入念に注意される。III−VまたはII−VI半導体材料などの非標準的な半導体材料は許可されないか、あるいはそれらを受け入れるために標準的なCMOS工程の大幅な変更が余儀なくされる。今日のCMOSファウンドリは製造を開始するのに何十億ドル単位の投資が必要であり、それが参入への高い障壁となって、非シリコン材料の導入と適合するCMOS工程の開発を妨害している。フロントエンド処理は、III−VまたはII−VI半導体材料が耐えられない超高温ステップを含むために特に影響を受け易い。
本明細書に記載の技術は、CMOS素子と、現行のCMOS工程に適合しないIII−Vおよび/またはII−VI半導体材料などの非IV族半導体材料を含むその他の材料で形成された素子とをモノリシックに一体化させることができる。いくつかの実施形態では、半導体ウェハはCMOS工程(たとえばフロントエンド工程)で部分的に処理されてトランジスタを形成することができる。部分処理CMOSウェハはCMOS工程から取り出され、III−VまたはII−VI半導体材料などのシリコンとは異なる材料の層を含む別のテンプレートウェハに付着させることができる。III−Vおよび/またはII−VI半導体材料などの非IV族半導体材料を含むシリコンとは異なる材料の素子層を処理して、電子および/または光電子素子などの素子を形成することができる。その後、結合ウェハは、CMOS処理を完了させるためのCMOS工程(たとえばバックエンド処理)に再投入することができる。いくつかの実施形態では、従来のCMOS処理を使用して、非シリコン材料で形成されたその他の素子と同じチップ上にシリコンCMOS素子が作製される。いくつかの実施形態では、従来のCMOS工程5の変更を必要とせず、したがって既存のCMOS工程およびファウンドリとの適合性が提供される。この既存のCMOS工程およびファウンドリとの適合性のおかげで、非標準的な材料および素子をCMOS電子素子と一体化させる際のハードルが下がる。
後述するように、材料および素子毎に異なるサーマルバジェットを有する可能性があるため、CMOS電子素子に組み込む予定の非標準的な材料および素子の性質が、部分処理CMOSウェハをCMOS工程から取り出すタイミングに影響を及ぼす場合がある。工程フローは、新たな材料テンプレートおよび新たな素子層のサーマルバジェット、部分処理シリコンCMOSウェハのサーマルバジェット、集積接合工程のサーマルバジェット、エピタキシャル素子層堆積のサーマルバジェットの5つのサーマルバジェットをいずれも超過することのないように決定することができる。テンプレート、素子層堆積、素子処理の順序は、各種サーマルバジェットによって決定することができる。最高サーマルバジェットは工程の開始時で、最低サーマルバジェットは工程の終了時である。
第1の実施形態は、たとえばInGaAs材料および素子とCMOS電子素子との集積を示す図2〜図4を参照して説明する。第2の実施形態は、GaN材料および素子、たとえばCMOS電子素子の集積を示す図5〜図6を参照して説明する。
図2は、いくつかの実施形態により非シリコン材料および/または素子と一体化されたCMOS回路を形成する工程のブロック図である。図2の実施形態では、素子層の形成は、部分処理CMOSウェハのテンプレートウェハへの付着後に行うことができる。いくつかの実施形態では、図2に示す工程フローは、部分処理CMOSウェハとテンプレートウェハとの付着に(上記ステップが実施される温度のため)耐えられない材料および素子の集積に使用することができる。いくつかの実施形態では、図2の工程フローを用いて、シリコンCMOS素子と、InGaAs内に少なくとも部分的に形成される素子とを一体化させることができる。しかしながら、本明細書に記載の技術はこれに限定されず、図2の工程フローはInGaAs以外の材料にも使用することができる。
図2に示すように、テンプレートウェハ24を提供することができる。いくつかの実施形態では、テンプレートウェハ24は、シリコンとは異なるテンプレート材料を有するテンプレート層を含む。いくつかの実施形態では、テンプレート材料は、緩和シリコンとは異なる格子定数を有する半導体材料とすることができる。このような格子定数により、テンプレート材料は、その後の非シリコン半導体素子層の堆積のために、シリコンを使用して得られるよりも適したエピタキシャルテンプレートを提供することができる。いくつかの実施形態では、テンプレート材料は、III−V半導体材料および/またはII−IV族半導体材料などのIV族半導体材料とは異なる半導体材料とすることができる。
後で形成される素子層がInGaAsを含む実施形態では、テンプレート材料は、シリコンの格子定数よりもInGaAsの格子定数に近い格子定数を有するAlInAsなどのIII−V半導体材料を含むことができる。テンプレート材料はInGaAsよりもサーマルバジェットが高くなるように、かつ/またはInGaAsよりも高温工程に耐え得るように選択できるため、テンプレート材料はテンプレートウェハと部分処理CMOSウェハとを付着する高温工程に耐えることができる。InGaAs層を備えることのできる素子層は、この段階ではAlInAsテンプレート層には堆積されない。その理由は、この特定の実施形態における素子層のサーマルバジェットは、テンプレートウェハと部分処理CMOSウェハとを付着するステップのサーマルバジェット以下であるために、このようなステップに素子層が耐えられないためである。テンプレートウェハ24を作製する例示的な技術および材料に関して、図3を参照してさらに説明する。
別途、図2に示すように、SiまたはSOIウェハなどの半導体ウェハ2はシリコンCMOS工程で部分処理することができる。いくつかの実施形態では、埋め込まれた酸化物層がその後のシリコン基板取り外しのためのエッチング止めとして使用できるため、SOIウェハを半導体ウェハ2に利用することができる。いくつかの実施形態では、半導体ウェハ2に対しフロントエンド処理4が行われ、これはソース、ゲート、および/またはドレイン領域などの素子領域の形成を含むことができる。CMOS工程は、CMOS工程段階の残りのサーマルバジェットが、部分処理CMOSウェハ3がテンプレートウェハ24に付着される付着工程26のサーマルバジェット以上である時点まで継続することができる。この時点で、図2に示すように、部分処理CMOSウェハ3をCMOS工程から取り出すことができる。
その後、部分処理CMOSウェハ3は付着工程26でテンプレートウェハ24に付着させることができる。いくつかの実施形態では、付着工程26は、部分処理CMOSウェハ3のテンプレートウェハ24へのウェハ接合を含むことができる。しかしながら、本明細書に記載の技術はウェハ接合に限定されず、部分処理CMOSウェハ3をテンプレートウェハ24に付着させる任意の適切な工程を使用することができる。
部分処理CMOSウェハ3のテンプレートウェハ24への付着後、テンプレート層への非シリコン素子層の堆積および層内への非シリコン素子の形成の処理を開始することができる。素子層の堆積前に、CMOS素子層に窓部を形成してテンプレート層を露出させることができる。その後、堆積ステップ28で、CMOS素子層の窓部を通じてテンプレート層上および/またはテンプレート層の上方に素子層を形成することができる。エピタクシーなど、素子層を形成する任意の適切な工程を使用することができる。素子層がInGaAs材料を含む実施形態では、InGaAsおよび/またはAlInGaAsを含む素子層をテンプレート層の上、および/またはテンプレート層の上方に堆積させることができる。素子層は、素子の動作にとって最適となる正確なドーピングと厚さを有することができる。
素子層の堆積後、素子形成工程30を実施して非シリコン素子層を処理し、電子または光電子素子などの素子を形成することができる。いくつかの実施形態では、工程30は、CMOS工程に再投入できるようにウェハを処理することを含むことができる。
図2に示すように、その後ウェハをCMOS工程に再投入することができる。いくつかの実施形態では、ウェハは、部分処理CMOSウェハ3がCMOS工程から取り出されるのと同時にCMOS工程に再投入することができる。たとえば、フロントエンド処理4の完了後に部分処理CMOSウェハ3がCMOS工程から取り出された場合、結合ウェハは素子形成ステップ30後、バックエンド処理6の開始時にCMOS工程に再投入することができる。次いで、結合ウェハに対しバックエンド処理6が実施される。上述したように、バックエンド処理6の実施は、たとえば相互接続部の形成を含むことができる。任意の数の階層の相互接続部を形成することができる。いくつかの実施形態では、このような相互接続部によってシリコンCMOS電子素子と、非シリコン素子層に形成された素子とを接続することができる。こうして、CMOS電子素子と非シリコン素子の両方を有する集積回路32が作製される。
図2の実施形態のための例示的なテンプレートウェハおよびウェハ処理を図3A〜図3Cおよび図4A〜図4Jを参照して説明する。
図3Aは、いくつかの実施形態によるテンプレートウェハ24aの一例を示す。図3Aに示すように、テンプレートウェハ24aはシリコン基板(たとえばシリコンウェハ)などの半導体基板22を含むことができる。半導体基板22に対しエンジニアリングステップを実施して、半導体基板22の格子定数とは異なる格子定数の被覆半導体層を形成することにより、低欠陥密度テンプレート層41の形成が可能になる。たとえば、段階的組成傾斜バッファ層42を、半導体基板22の格子定数からテンプレート層41を形成する材料の格子定数により近い別の格子定数まで次第に移行するように、半導体基板22上に形成することができる。非シリコン材料を、テンプレート層41として傾斜バッファ層42上に形成することができる。たとえば、テンプレート層41上にInGaAs素子層が形成され得る実施形態では、AlInAsのテンプレート層41を形成することができる。しかしながら、テンプレート層41の材料はAlInAsに限定されず、適切な格子定数を有する任意の適切な材料を使用することができる。
図3Bに示すように、いくつかの実施形態では、GOI(ゲルマニウム−オン−インシュレータ)の初期基板を、より大きな格子定数へと段階付けられたAlInAsの組成傾斜層を含むバッファ層46の堆積用の初期基板とすることができる。図3Bは、シリコン基板43上の二酸化ケイ素層44上にゲルマニウム薄層45を有するGOI基板を示す。図3Cに示すように、テンプレートウェハ24bは、バッファ層46上に形成された高品質AlInAs層を、二酸化ケイ素47で被覆された半導体ウェハ22(たとえばシリコンウェハ)に移送することによって形成することができる。このような移送は、エピタキシャルリフトオフ、イオン注入および剥離、あるいは単純な接合と基板分離などの標準的な工程を含む任意の適切な工程を通じて行うことができる。その後、高品質AlInAs層は、InGaAsなどの別の半導体材料の素子層堆積用のテンプレート層41として供することができる。いくつかの実施形態では、AlInAsテンプレート層41が使用される場合、エピタクシーによる素子層形成が促進されるように、AlInAsテンプレート層は任意選択の歪みGaAs薄層で終端することができる。
本明細書に記載の技術は、テンプレートウェハ24を特定の材料に限定しない。さらに、本明細書に記載の技術は、テンプレート24の基板22への形成を特定のエンジニアリングステップに限定しない。いくつかの実施形態では、テンプレートウェハ24は基板22および/またはバッファ層を使用せずに形成することができる。たとえば、いくつかの実施形態では、テンプレートウェハ24は適切なテンプレート材料(たとえばAlInAs)で形成されるウェハ全体とすることができる。
いくつかの実施形態では、テンプレートウェハ24はCMOS工程で処理される半導体ウェハ2と同じ直径(よって、部分処理CMOSウェハ3と同じ直径)を有することができる。しかしながら、本明細書に記載の技術はこれに限定されず、いくつかの実施形態では、異なるサイズのウェハを使用することができる。いくつかの実施形態では、テンプレートウェハ24は、十分に進化したシリコンMOSFET技術に適合する半導体ウェハ2への付着を容易にするように、200mm以上の直径を有することができる。いくつかの実施形態では、テンプレートウェハの直径は、高度シリコンMOSFET技術ウェハの直径以下とすることができる。
いくつかの実施形態では、ウェハは略円形状を取ることができる。しかしながら、本明細書に記載の技術はこれに限定されず、本明細書に記載のウェハは任意の適切な形状を有することができる。
図4A〜図4Jは、図2に示す実施形態に関して実施することができるウェハ処理を説明する工程フロー図である。
図4Aは、CMOS処理開始前の半導体ウェハ2の一例を示す。図4Aの例では、ウェハ2は、シリコン基板32と、絶縁体層34(たとえばSiO)と、シリコン素子層36とを有するSOIウェハである。しかしながら、本明細書に記載の技術はSOIウェハの使用に限定されず、いくつかの実施形態では、ウェハ2はシリコンウェハまたは従来のCMOS工程に適合する別の種類のウェハとすることができる。
上述したように、ウェハ2はフロントエンドCMOS工程4に投入することができる。図4Bは、フロントエンドCMOS工程4から取り出された後の部分処理CMOSウェハ3を示す。図示されるように、素子層36はフロントエンドCMOS工程で処理されており、ソース、ドレイン、および/またはゲート領域などの半導体素子領域を含むことができる。任意選択で、CMOS工程から取り出される前に、素子層36には、内部に形成された半導体素子の領域と接触するビアまたはプラグを形成しておくことができる。CMOS工程から取り出す前または取り出した後に、部分処理CMOSウェハ3には、接合のために平坦化され得る酸化物系材料40を終端に形成することができる。その後、この部分処理CMOSウェハ3の平坦面は、図4Cに示すように、仮ハンドルウェハに接合することができる。
図4Cに示すように、部分処理CMOSウェハ3を反転させて、(たとえばウェハ接合により)ハンドルウェハ37に仮付着させることができる。本実施形態では、ハンドルウェハ37は半導体基板38(たとえばSi)および酸化物層39(たとえばSiO)を含む。酸化物層39は接合前に平坦化されてもよい。いくつかの実施形態では、高温、たとえば、450℃以上で接合工程を行うことによってハンドルウェハ37と部分処理CMOSウェハ3との間に比較的強い結合を形成することができる。もしくは、仮低温接合を利用して、部分処理CMOSウェハ3をハンドルウェハ37に接合することができる。この種の仮接合の利点はサーマルバジェットが使用されないことである。しかしながら、本明細書に記載の技術はこれに限定されない。本明細書に記載の技術はハンドルウェハ37の部分処理CMOSウェハ3へのウェハ接合に限定されないため、ハンドルウェハ37を部分処理CMOSウェハ3に付着させるのにウェハ接合以外の技術も使用することができる。
図4Dに示すように、ハンドルウェハ37の部分処理CMOSウェハ3への付着後、初期基板32のほとんどまたは全部を取り除いて、部分処理CMOS素子層36(上下反転)を仮ハンドルウェハに付着させることができる。図4Dに示すように、部分処理CMOS素子層36の当初の裏側が上面となり、この面は後のテンプレートウェハ24への接合のために、平坦化酸化物層31を終端とすることができる。
図4Eに示すように、その後、図4Dに示すCMOS−オン−ハンドルウェハをテンプレートウェハ24に付着させることができる。InGaAs素子層が形成され、AlInAsテンプレートが後で使用される実施形態では、AlInAsテンプレートウェハは平坦化酸化物を終端として、それをCMOS−オン−ハンドルウェハの平坦化酸化物31と接合させることができる。強固な接合を形成するため、いくつかの実施形態では、酸化物−酸化物接合は450〜800℃で焼なましすることができる。本明細書に記載の技術はウェハ接合に限定されず、いくつかの実施形態では、テンプレートウェハ24を部分処理CMOSウェハ3に接合するのにウェハ接合以外の技術を使用することができる。図2に示す実施形態では、素子層はテンプレートウェハ24の部分処理CMOSウェハ3への付着ステップの後に形成されるため、いくつかの実施形態では、付着ステップの温度を素子層が形成されるステップの温度以上にすることができる。
その後、ハンドルウェハ37は図4Fに示すように除去することができる。ハンドルウェハ37を除去するには任意の適切な方法を使用することができる。たとえば、ハンドルウェハ37はKOH、TMAH、またはEDPエッチングなどの選択的エッチング工程で溶解させることができる。いくつかの実施形態では、仮接合がCMOS−オン−ハンドルウェハ工程で使用される場合、ハンドル基板を低温で除去してから、酸化物−酸化物接合を焼なましすることができる。
図4Fに示すように、結果的に生じた構造は、テンプレート層42を有するテンプレートウェハ24上の酸化物層31の上に部分処理シリコンCMOS層36を有する。
その後、非シリコン素子層の形成ステップ28(図2を参照)は図4Gに示すように、素子層36およびその下の酸化物層への1つまたはそれ以上の窓部42の形成に進むことができる。次に、非シリコン材料の素子層を窓部42内に形成することができる。たとえば、図4Hに示すように、InGaAsおよび/またはAlInGaAsなどを含む素子層50をテンプレート層4に堆積させることができる。いくつかの実施形態では、素子層50の上面はCMOS素子層36の上面と同一平面または略同一平面として、その後のウェハ処理を簡易化することができる。
図4Iに示すように、ステップ30(図2を参照)で、電子および/または光電子素子などの素子52を素子層50内に形成することができる。当業者において既知であるような任意の適切な技術を使用して、素子層50内に素子を形成することができる。いくつかの実施形態では、引用により全文を本文書に組み込む本発明者の米国特許第8,012,592号に記載の技術に従いステップ28および/または30を行うことができる。
図2および図4Jに示すように、次に、結合ウェハはCMOS処理完了のためのCMOS工程に再投入することができる。たとえば、フロントエンド処理後に部分処理CMOSウェハ3がCMOS工程から取り出されたら、非シリコン素子形成ステップ30に続いてバックエンドCMOS処理6のためにウェハをCMOS工程に再投入することができる。図4Jは、バックエンド処理を実施して相互接続部54を形成できることを示す。上述したように、このような相互接続部はシリコンCMOS素子と非シリコン素子層に形成される素子とを接続することができる。
素子層の形成ステップ28が部分処理CMOSウェハのテンプレートウェハへの付着ステップ26の後に実施される実施形態について上述した。しかしながら、いくつかの実施形態では、素子層の形成は、部分処理CMOSウェハを、非シリコン材料を有する別のウェハに付着するステップの前に行うことができる。図5に示すような実施形態を使用して、たとえばGaN素子をシリコンCMOS電子素子と一体化させることができる。場合によっては、GaN素子層は、部分処理CMOSウェハ3を別のウェハに付着するステップの高温に耐え抜くことができる。場合によっては、GaN素子層を堆積する最適温度が部分処理CMOSウェハ3のサーマルバジェットにとって高すぎる場合がある。したがって、いくつかの実施形態では、GaN素子層の形成は、部分処理CMOSウェハを、非シリコン材料を有する別のウェハに付着するステップの前に行うことができる。
図5は、いくつかの実施形態による非シリコン材料および/または素子と一体化されるCMOS回路の形成工程のブロック図であり、素子層はテンプレートウェハを部分処理CMOSウェハに付着させる前に形成される。図5に示すように、テンプレートウェハ64を提供することができる。いくつかの実施形態では、テンプレートウェハ64は、以後のGaNなどの非シリコン素子層の堆積に適した格子定数を有するテンプレート材料を有する。GaNの場合、GaN/AlGaNシリーズの層をテンプレート材料として使用することができる。テンプレート材料の層は通常、GaNおよび/またはAlGaN素子層とは異なる温度と順序で堆積させることができる。しかしながら、本明細書に記載の技術はこれに限定されず、任意の適切なテンプレート材料、層の組み合わせ、堆積技術を使用することができる。ステップ68で、素子層(たとえばGaN)を堆積させることができる。ステップ26で、素子層の堆積に引き続き、素子層を形成したテンプレートウェハを部分処理CMOSウェハ3に付着させて結合ウェハを形成することができる。次に、窓部をCMOS素子層内に開けて非シリコン素子層(たとえばGaN)を露出させることができる。ステップ70では、非シリコン素子層に非シリコン素子を形成する処理が行われる。たとえば電界効果トランジスタ、発光ダイオード、またはレーザのうちいずれか1つまたはそれ以上の各種適切な素子をそこに形成することができる。追加処理を実施して、CMOS素子層の高さより下方のウェハの高さに非シリコン素子との接点を形成することができる。上述したように、非シリコン素子の形成後、CMOS処理を完了させるためにウェハをCMOS工程に再投入することができる。
図6Aは、テンプレート層71およびその上に形成された素子層72を有するテンプレートウェハ64の一例を示す。素子層72を備えたテンプレートウェハは、上述したような任意の適切な技術を用いて部分処理CMOSウェハに付着させることができる。図6Bは、ハンドル基板の付着および除去ステップ後の結合ウェハを示す。図6Cに示すように、窓部42をCMOS素子層に形成して、非シリコン素子層72を露出させることができる。図6Dは、非シリコン素子74が非シリコン素子層72に形成されてもよいことを示す。上述したように、非シリコン素子74は電子および/または光電子素子などの任意の適切な種類の素子とすることができる。図6Eに示すように、ビアまたはプラグ76を形成して非シリコン素子74と接触させることができる。上述したように、非シリコン素子形成ステップ70に引き続き、ウェハをバックエンドCMOS処理のためのCMOS工程に再投入することができる。図6Fは、バックエンド処理を実施して相互接続部54を形成してもよいことを示す。
本明細書に記載の技術により、標準的なシリコンCMOS製造施設と併せて非標準的な材料および素子を形成することができる。従来、この分野の変革は、新たな材料を成熟したシリコン製造施設に組み込むことの破壊的な性質のために困難あるいは不可能であった。III−V素子などの新たな材料および素子を含む様々な新しい工程の開発および製造を進めることはハイリスクであり、現行のシリコン製造のビジネス方法を破壊するものである。本明細書に記載の技術は、非標準的な材料および素子とCMOS電子素子を一体化させつつ成熟し安定したCMOS製造工程を利用することによって、非常に巨額の投資を必要とせずに新たな市場機会を生み出すことができる。
本明細書に記載の装置および技術の各種側面は単独で、組み合わせて、あるいは実施形態には具体的に記載されない様々な構成で使用することができるため、適用の際、上述の説明に記載される、あるいは図面に示される詳細および構成に限定されない。たとえば、ある実施形態に記載される態様は他の実施形態に記載される態様と任意に組み合わせることができる。
請求項内の請求項の要素を変更する「第1」、「第2」、「第3」などの順序を示す用語の使用はそれ自体、ある請求項要素の他の請求項要素に対する優先、先行、または順序や、方法の行為が行われる時間的順序を意味するものではなく、ある名称を有する請求項要素と、それと(順序の用語がなければ)同一の名称を有する別の請求項要素とを区別する標示として使用されているにすぎない。
また、本明細書で使用される言い回しや用語は説明のために使用されており、限定とみなすべきではない。本明細書内の「含む」、「備える」、「有する」、「含有する」、「内包する」、またはそれらの変形の使用は、その後に列挙される事項、その等価物、ならびに追加の事項を包含することを目的とする。

Claims (20)

  1. 部分的なCMOS処理により部分的に処理されたCMOSウェハを第2のウェハに付着させて結合ウェハを作製する工程であって、前記部分的に処理されたCMOSウェハは複数のトランジスタを備える素子領域を有し、前記第2のウェハは、シリコン基板、前記シリコン基板上に配置された、シリコンとは異なる材料を含む第1の領域、および、前記シリコン基板と前記第1の領域との間の少なくとも1つの中間領域を備え、前記第2のウェハへの前記部分的に処理されたCMOSウェハの付着が、結合ウェハにおいて、前記第1の領域が、前記シリコン基板と、前記部分的に処理されたCMOSウェハの前記素子領域との間に配置されるように行われる、工程と、
    記第1の領域または、前記第1の領域とは異なる前記結合ウェハの第2の領域であって、シリコンとは異なる材料を含む第2の領域に素子を形成する工程と、
    前記部分的に処理されたCMOSウェハを前記第2のウェハに付着させる工程および前記素子を形成する工程の後、CMOS工程において、前記素子領域の複数のトランジスタを相互接続する相互接続部、および、前記素子領域の上を横方向に延びて前記素子領域の複数のトランジスタと前記第1の領域または前記第2の領域の素子とを相互接続する相互接続部を形成する工程と
    を含む方法。
  2. 前記素子領域がシリコンを含み、前記複数のトランジスタがCMOS工程で形成される請求項に記載の方法。
  3. 前記部分的に処理されたCMOSウェハを前記第2のウェハに付着させる工程は、前記部分的に処理されたCMOSウェハを前記第2のウェハにウェハ接合することを含む請求項1に記載の方法。
  4. 前記素子が前記第2の領域に形成され、前記第2のウェハがテンプレートウェハであり、前記第1の領域が非IV族半導体材料を含むテンプレート材料を備える請求項1に記載の方法。
  5. 前記非IV族半導体材料がIII−V族半導体材料を含む請求項に記載の方法。
  6. 前記III−V族半導体材料がAlInAs材料を含む請求項に記載の方法。
  7. CMOSファウンドリから前記部分的に処理されたCMOSウェハを受け取る工程をさらに含む請求項1に記載の方法。
  8. 前記素子を形成する工程が、電子素子および光電子素子のうちの少なくとも一方を形成することを含む請求項1に記載の方法。
  9. 前記第2のウェハがテンプレートウェハであり、前記第1の領域がテンプレート材料を含み、前記方法が前記テンプレート材料の上に素子領域としての前記第2の領域を形成する工程を含み、前記素子が前記素子領域に形成される請求項1に記載の方法。
  10. 前記部分的に処理されたCMOSウェハを前記第2のウェハに付着させた後に前記第2の領域が形成される請求項に記載の方法。
  11. 前記第2の領域が非IV族半導体材料を含む請求項に記載の方法。
  12. 前記非IV族半導体材料がIII−V族半導体材料を含む請求項11に記載の方法。
  13. 前記III−V族半導体材料が、InGaAs材料およびAlInGaAs材料のうちの少なくとも一方を含む請求項12に記載の方法。
  14. 前記素子が前記第1の領域に形成される請求項1に記載の方法。
  15. 前記部分的に処理されたCMOSウェハを前記第2のウェハに付着させる前に、前記素子が前記第1の領域に形成される請求項14に記載の方法。
  16. 前記第1の領域がGaN材料を含む請求項14に記載の方法。
  17. フロントエンドCMOS工程で前記部分的に処理されたCMOSウェハを形成する工程をさらに含む請求項1に記載の方法。
  18. CMOS工程を用いて半導体ウェハに対し部分的なCMOS処理を実施して、CMOS素子領域に複数のトランジスタが形成された部分的に処理されたCMOSウェハを作製する工程と、
    前記CMOS工程から前記部分的に処理されたCMOSウェハを取り出す工程と、
    前記部分的に処理されたCMOSウェハを第2のウェハに結合させた結合ウェハを受け取る工程であって、前記結合ウェハは、前記複数のトランジスタを有する前記部分的に処理されたCMOSウェハの少なくとも一部と、前記第2のウェハとを含み、前記第2のウェハは、
    シリコンとは異なる材料を含むとともに素子が形成される第2の素子領域
    シリコン基板、および
    前記第2の素子領域と前記シリコン基板との間の少なくとも1つの中間領域
    を含み、前記第2の素子領域が前記CMOS素子領域と前記シリコン基板との間に配置されている、結合ウェハを受け取る工程と、
    前記結合ウェハを受け取った後、前記結合ウェハに追加のCMOS処理を行う工程であって、前記追加のCMOS処理が、前記CMOS素子領域の複数のトランジスタ間の相互接続部、および、前記CMOS素子領域の上を横方向に延びて前記CMOS素子領域の複数のトランジスタと前記第2の素子領域の素子とを相互接続する相互接続部を形成することを含む、工程
    を含む方法。
  19. 前記CMOS素子領域がシリコン素子領域である請求項18に記載の方法。
  20. シリコンとは異なる前記材料がIII−V族半導体材料を含む請求項18に記載の方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
US9123585B1 (en) 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US10025029B2 (en) 2015-10-28 2018-07-17 International Business Machines Corporation Integration of bonded optoelectronics, photonics waveguide and VLSI SOI
WO2017142482A1 (en) * 2016-02-18 2017-08-24 Massachusetts Institute Of Technology High voltage logic circuit
WO2018132070A1 (en) 2017-01-13 2018-07-19 Massachusetts Institute Of Technology A method of forming a multilayer structure for a pixelated display and a multilayer structure for a pixelated display

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US5849627A (en) 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
DE4115046A1 (de) 1991-05-08 1992-11-12 Fraunhofer Ges Forschung Direktes substratbonden
US5236118A (en) * 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
JPH10256154A (ja) 1997-03-06 1998-09-25 Mitsubishi Electric Corp 半導体ヘテロ構造およびその製造方法並びに半導体装置
JPH11154774A (ja) * 1997-08-05 1999-06-08 Canon Inc 面発光半導体デバイスの製造方法、この方法によって製造された面発光半導体デバイス及びこのデバイスを用いた表示装置
WO2001006546A2 (en) 1999-07-16 2001-01-25 Massachusetts Institute Of Technology Silicon on iii-v semiconductor bonding for monolithic optoelectronic integration
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
AU2001278105A1 (en) 2000-08-04 2002-02-18 Amberwave Systems Corporation Silicon wafer with embedded optoelectronic material for monolithic oeic
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
KR20050090302A (ko) 2004-03-08 2005-09-13 경희대학교 산학협력단 비디오 인코더/디코더, 비디오 인코딩/디코딩 방법, 그방법을 수행하는 프로그램이 기록된 컴퓨터 판독가능한기록매체
US7705370B2 (en) * 2005-11-01 2010-04-27 Massachusetts Institute Of Technology Monolithically integrated photodetectors
US20070105262A1 (en) 2005-11-10 2007-05-10 Infineon Technologies Ag Method for fabricating an integrated circuit with a CMOS manufacturing process
US7727806B2 (en) 2006-05-01 2010-06-01 Charles Stark Draper Laboratory, Inc. Systems and methods for high density multi-component modules
US8106381B2 (en) 2006-10-18 2012-01-31 Translucent, Inc. Semiconductor structures with rare-earths
US7622342B2 (en) 2007-03-27 2009-11-24 Sarnoff Corporation Method of fabricating back-illuminated imaging sensors
GB0719554D0 (en) * 2007-10-05 2007-11-14 Univ Glasgow semiconductor optoelectronic devices and methods for making semiconductor optoelectronic devices
US8017451B2 (en) * 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
RU2010152355A (ru) * 2008-05-22 2012-06-27 Коннектор Оптикс (Ru) Способ для прикрепления оптических компонентов на интегральные схемы на основе кремния
US7994550B2 (en) 2009-05-22 2011-08-09 Raytheon Company Semiconductor structures having both elemental and compound semiconductor devices on a common substrate
US7915645B2 (en) 2009-05-28 2011-03-29 International Rectifier Corporation Monolithic vertically integrated composite group III-V and group IV semiconductor device and method for fabricating same
DE102009051520B4 (de) 2009-10-31 2016-11-03 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen
DE102009051521B4 (de) 2009-10-31 2012-04-26 X-Fab Semiconductor Foundries Ag Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen für High Electron Mobility Transistoren (HEMT) und eine entsprechende Halbleiterschichtanordnung
US8242510B2 (en) 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
KR101745638B1 (ko) 2011-01-12 2017-06-09 삼성전자 주식회사 광대역 갭 물질층 기반의 포토 다이오드 소자, 및 그 포토 다이오드 소자를 포함하는, 후면 조명 씨모스 이미지 센서 및 태양 전지
US8835988B2 (en) 2011-06-06 2014-09-16 Eta Semiconductor Inc. Hybrid monolithic integration

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