JP6060252B2 - Cmosと非シリコン素子とのモノリシック一体化に関する方法 - Google Patents
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Description
いくつかの実施形態は、本明細書に記載の工程を用いて形成される製品に関する。
上記の概要は例示による説明のためであり、限定を目的としない。
図3Aは、いくつかの実施形態によるテンプレートウェハ24aの一例を示す。図3Aに示すように、テンプレートウェハ24aはシリコン基板(たとえばシリコンウェハ)などの半導体基板22を含むことができる。半導体基板22に対しエンジニアリングステップを実施して、半導体基板22の格子定数とは異なる格子定数の被覆半導体層を形成することにより、低欠陥密度テンプレート層41の形成が可能になる。たとえば、段階的組成傾斜バッファ層42を、半導体基板22の格子定数からテンプレート層41を形成する材料の格子定数により近い別の格子定数まで次第に移行するように、半導体基板22上に形成することができる。非シリコン材料を、テンプレート層41として傾斜バッファ層42上に形成することができる。たとえば、テンプレート層41上にInGaAs素子層が形成され得る実施形態では、AlInAsのテンプレート層41を形成することができる。しかしながら、テンプレート層41の材料はAlInAsに限定されず、適切な格子定数を有する任意の適切な材料を使用することができる。
図4Aは、CMOS処理開始前の半導体ウェハ2の一例を示す。図4Aの例では、ウェハ2は、シリコン基板32と、絶縁体層34(たとえばSiO2)と、シリコン素子層36とを有するSOIウェハである。しかしながら、本明細書に記載の技術はSOIウェハの使用に限定されず、いくつかの実施形態では、ウェハ2はシリコンウェハまたは従来のCMOS工程に適合する別の種類のウェハとすることができる。
その後、非シリコン素子層の形成ステップ28(図2を参照)は図4Gに示すように、素子層36およびその下の酸化物層への1つまたはそれ以上の窓部42の形成に進むことができる。次に、非シリコン材料の素子層を窓部42内に形成することができる。たとえば、図4Hに示すように、InGaAsおよび/またはAlInGaAsなどを含む素子層50をテンプレート層4に堆積させることができる。いくつかの実施形態では、素子層50の上面はCMOS素子層36の上面と同一平面または略同一平面として、その後のウェハ処理を簡易化することができる。
Claims (20)
- 部分的なCMOS処理により部分的に処理されたCMOSウェハを第2のウェハに付着させて結合ウェハを作製する工程であって、前記部分的に処理されたCMOSウェハは複数のトランジスタを備える素子領域を有し、前記第2のウェハは、シリコン基板、前記シリコン基板上に配置された、シリコンとは異なる材料を含む第1の領域、および、前記シリコン基板と前記第1の領域との間の少なくとも1つの中間領域を備え、前記第2のウェハへの前記部分的に処理されたCMOSウェハの付着が、結合ウェハにおいて、前記第1の領域が、前記シリコン基板と、前記部分的に処理されたCMOSウェハの前記素子領域との間に配置されるように行われる、工程と、
前記第1の領域、または、前記第1の領域とは異なる前記結合ウェハの第2の領域であって、シリコンとは異なる材料を含む第2の領域に素子を形成する工程と、
前記部分的に処理されたCMOSウェハを前記第2のウェハに付着させる工程および前記素子を形成する工程の後、CMOS工程において、前記素子領域の複数のトランジスタを相互接続する相互接続部、および、前記素子領域の上を横方向に延びて前記素子領域の複数のトランジスタと前記第1の領域または前記第2の領域の素子とを相互接続する相互接続部を形成する工程と
を含む方法。 - 前記素子領域がシリコンを含み、前記複数のトランジスタがCMOS工程で形成される請求項1に記載の方法。
- 前記部分的に処理されたCMOSウェハを前記第2のウェハに付着させる工程は、前記部分的に処理されたCMOSウェハを前記第2のウェハにウェハ接合することを含む請求項1に記載の方法。
- 前記素子が前記第2の領域に形成され、前記第2のウェハがテンプレートウェハであり、前記第1の領域が非IV族半導体材料を含むテンプレート材料を備える請求項1に記載の方法。
- 前記非IV族半導体材料がIII−V族半導体材料を含む請求項4に記載の方法。
- 前記III−V族半導体材料がAlInAs材料を含む請求項5に記載の方法。
- CMOSファウンドリから前記部分的に処理されたCMOSウェハを受け取る工程をさらに含む請求項1に記載の方法。
- 前記素子を形成する工程が、電子素子および光電子素子のうちの少なくとも一方を形成することを含む請求項1に記載の方法。
- 前記第2のウェハがテンプレートウェハであり、前記第1の領域がテンプレート材料を含み、前記方法が前記テンプレート材料の上に素子領域としての前記第2の領域を形成する工程を含み、前記素子が前記素子領域に形成される請求項1に記載の方法。
- 前記部分的に処理されたCMOSウェハを前記第2のウェハに付着させた後に前記第2の領域が形成される請求項9に記載の方法。
- 前記第2の領域が非IV族半導体材料を含む請求項9に記載の方法。
- 前記非IV族半導体材料がIII−V族半導体材料を含む請求項11に記載の方法。
- 前記III−V族半導体材料が、InGaAs材料およびAlInGaAs材料のうちの少なくとも一方を含む請求項12に記載の方法。
- 前記素子が前記第1の領域に形成される請求項1に記載の方法。
- 前記部分的に処理されたCMOSウェハを前記第2のウェハに付着させる前に、前記素子が前記第1の領域に形成される請求項14に記載の方法。
- 前記第1の領域がGaN材料を含む請求項14に記載の方法。
- フロントエンドCMOS工程で前記部分的に処理されたCMOSウェハを形成する工程をさらに含む請求項1に記載の方法。
- CMOS工程を用いて半導体ウェハに対し部分的なCMOS処理を実施して、CMOS素子領域に複数のトランジスタが形成された部分的に処理されたCMOSウェハを作製する工程と、
前記CMOS工程から前記部分的に処理されたCMOSウェハを取り出す工程と、
前記部分的に処理されたCMOSウェハを第2のウェハに結合させた結合ウェハを受け取る工程であって、前記結合ウェハは、前記複数のトランジスタを有する前記部分的に処理されたCMOSウェハの少なくとも一部と、前記第2のウェハとを含み、前記第2のウェハは、
シリコンとは異なる材料を含むとともに素子が形成される第2の素子領域、
シリコン基板、および
前記第2の素子領域と前記シリコン基板との間の少なくとも1つの中間領域
を含み、前記第2の素子領域が前記CMOS素子領域と前記シリコン基板との間に配置されている、結合ウェハを受け取る工程と、
前記結合ウェハを受け取った後、前記結合ウェハに追加のCMOS処理を行う工程であって、前記追加のCMOS処理が、前記CMOS素子領域の複数のトランジスタ間の相互接続部、および、前記CMOS素子領域の上を横方向に延びて前記CMOS素子領域の複数のトランジスタと前記第2の素子領域の素子とを相互接続する相互接続部を形成することを含む、工程と
を含む方法。 - 前記CMOS素子領域がシリコン素子領域である請求項18に記載の方法。
- シリコンとは異なる前記材料がIII−V族半導体材料を含む請求項18に記載の方法。
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