DE3918060A1 - Verfahren zur herstellung kapazitaetsarmer bipolarbauelemente - Google Patents

Verfahren zur herstellung kapazitaetsarmer bipolarbauelemente

Info

Publication number
DE3918060A1
DE3918060A1 DE19893918060 DE3918060A DE3918060A1 DE 3918060 A1 DE3918060 A1 DE 3918060A1 DE 19893918060 DE19893918060 DE 19893918060 DE 3918060 A DE3918060 A DE 3918060A DE 3918060 A1 DE3918060 A1 DE 3918060A1
Authority
DE
Germany
Prior art keywords
layer
semiconductor
component
substrate
polycrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19893918060
Other languages
English (en)
Inventor
Ulf Dr Ing Koenig
Johann-Friedrich Dr Ing Luy
Max Dr Rer Nat Kuisl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Daimler AG
Original Assignee
Licentia Patent Verwaltungs GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Licentia Patent Verwaltungs GmbH filed Critical Licentia Patent Verwaltungs GmbH
Priority to DE19893918060 priority Critical patent/DE3918060A1/de
Publication of DE3918060A1 publication Critical patent/DE3918060A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66159—Transit time diodes, e.g. IMPATT, TRAPATT diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/864—Transit-time diodes, e.g. IMPATT, TRAPATT diodes

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Bipolarbauelementen nach dem Oberbegriff des Pa­ tentanspruchs 1.
Die Erfindung ist insbesondere anwendbar bei der Herstel­ lung von Bipolarbauelementen und/oder Schaltkreisen auf der Grundlage eines Si-Substrates.
Aus der DE-OS 35 45 238 sind bipolare Halbleiterstrukturen bekannt, die mit herkömmlichen Maskierungs-, Oxidations-, Dotier- und Metallisierungsverfahren, sowie mit der diffe­ rentiellen Epitaxie herstellbar sind.
Der Erfindung liegt die Aufgabe zugrunde ein Verfahren zur Herstellung von Bipolarbauelementen dahingehend zu verbes­ sern, daß damit kapazitätsarme Bipolarbauelemente mit guter Wärmeableitung herstellbar sind.
Diese Aufgabe wird gelöst durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale. Vorteil­ hafte Ausgestaltungen und/oder Weiterbildungen sind den Unteransprüchen zu entnehmen.
Das erfindungsgemäße Verfahren hat den Vorteil, daß be­ reits in den ersten Verfahrensschritten die Größe des Bau­ elements und der Schaltungsanordnung festgelegt wird. Da­ durch lassen sich in vorteilhafterweise kleine, kapazi­ tätsarme Rückseitenkontakte des Bauelements herstellen.
Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen beschrieben unter Bezugnahme auf schematische Zeichnungen.
In den Fig. 1 bis 14 sind die verschiedenen Verfahrens­ schritte zur Herstellung von Bipolarbauelementen darge­ stellt.
Als Ausgangsmaterial zur Herstellung von Bipolarbauelemen­ ten, beispielsweise einer Bipolardiode, eignet sich hoch­ dotiertes, n-leitendes Silizium. Dieses Substratmaterial wird gewählt, weil die Kristallqualität des Substrates de­ fektfrei sein muß, um mit Hilfe z.B. der CVD (Chemical Va­ por Deposition) oder der MBE (Molecular Beam Epitaxy) die aktive Halbleiterstruktur auf dem Substrat frei von Kri­ stalldefekten wachsen zu können. In einem späteren Verfah­ rensschritt wird das Substrat vollständig entfernt.
Gemäß Fig. 1 wird auf das n-dotierte Si-Substrat 1 eine hochdotierte p⁺-leitende Si-Schicht 2 mit einer Schicht­ dicke von ungefähr 2µm abgeschieden. Als Dotiermaterial wird vorzugsweise Bor mit einer Ladungsträgerkonzentration von ungefähr 1020cm-3 verwendet. Um die beim Einbau großer Mengen an Bor im Kristall auftretenden mechanischen Span­ nungen auszugleichen, wird annähernd die gleiche Menge an Germaniumatomen beim Epitaxie-Prozeß eingebaut. Die Definition der aktiven Diodenfläche erfolgt beispiels­ weise über einen Planox-prozeß. Dazu wird die Silizi­ umoberfläche in einem Bereich etwa 50 nm oxidiert und dar­ auf eine ungefähr 100 nm dicke Si3Ni4-Schicht abge­ schieden, die an ihrer Oberfläche durch einen weiteren Oxidationsprozeß in eine etwa 20 nm dicke Oxidschicht um­ gewandelt wird (Fig. 2). Die untere Oxidschicht 3 verhin­ dert Spannungen zwischen der Nitridschicht 4 und der p⁺- dotierten Si-Schicht 2, die obere Oxidschicht 3′ dient als Ätzmaske zum Strukturieren der Nitridschicht. Die Nitrid­ schicht selbst wird wiederum als Maske zum Ätzen von Sili­ zium und als Oxidationsmaske bei einem anschließenden Oxi­ dationsprozeß verwendet. Die bei der Strukturierung des Nitrids zurückbleibenden Nitridbereiche definieren später die Diodenfläche. Eine zusätzliche Ätzung der freiliegen­ den Siliziumbereiche ist notwendig, da bei der nachfolgen­ den Oxidation nicht soviel Silizium verbraucht wird, daß die p⁺-dotierte Si-Schicht 2 vollständig in SiO2 umgewan­ delt wird. Bei einer Schichtdicke von etwa 2 µm der p⁺-do­ tierten Si-Schicht 2 werden mindestens 1,5 µm Silizium ge­ ätzt. Die freiliegenden Siliziumbereiche werden an­ schließend oxidiert, wobei eine etwa 1µm dicke Oxid­ schicht 5 entsteht. Nach diesem Oxidationsschritt ver­ bleibt lediglich unter der Si3N4-Schicht 4 eine p⁺-do­ tierte Si-Schicht 2 (Fig. 3). Der Oxidationsprozeß muß derart geführt werden, daß die an den Flanken der Oxid­ schicht 5 entstehen Aufwölbungen minimal sind. Nach Abnahme der Nitridmaske 4 und der Oxidschicht 3 (Fig. 4) wird die Oxidschicht 5 strukturiert. Zur seitlichen Be­ grenzung des jeweiligen Dioden-Chip werden Gräben 6 in die Oxidschicht 5 geätzt (Fig. 5). Dieser Verfahrensschritt kann auch entfallen, wenn ein späteres Spalten oder Sägen des Chip erfolgt.
Um ein derartig vorstrukturiertes Substrat zu erhalten, kann auch die auf das Substrat aufgewachsene p⁺-dotierte Si-Schicht mesageätzt werden mit den gewünschten Diodenab­ messungen. Anschließend wird ganzflächig eine Oxidschicht aufgebracht und derart strukturiert, daß die Oberfläche der mesageätzten p⁺-dotierten Si-Schicht freiliegt. Eine weitere Möglichkeit zur Herstellung des vorstruktu­ rierten Substrates besteht darin, eine Oxidschicht auf das Substrat aufzubringen, ein Fenster in die Oxidschicht mit den gewünschten Diodenabmessungen einzubringen und an­ schließend ganzflächig eine p⁺-dotierte Si-Schicht abzu­ scheiden. Die Si-Schicht wächst einkristallin auf dem Sub­ strat und polykristallin auf der Oxidschicht auf. Die po­ lykristalline Si-Schicht wird nachfolgend entfernt.
Auf das vorstrukturierte Substrat wird nun epitaktisch eine Halbleiterschichtenfolge für beispielsweise eine Di­ odenstruktur aufgewachsen. Als Epitaxie-Verfahren eignen sich insbesondere die MBE oder die LPCVD (low pressure Chemical Vapor Deposition). Die Schichtenfolge (Fig. 6) besteht z.B. aus einer p-dotierten Si-Schicht 7 mit einer Ladungsträgerkonzentration von 1017 Bor- oder Galliumato­ men pro cm3 und einer Schichtdicke von 0,4 µm, einer 0,4 µm dicken, n-dotierten Si-Schicht 8 mit einer Ladungsträgerkonzentration von etwa 1017 Antimonatomen pro cm3 und einer etwa 0,2 µm dicken, n⁺-dotietren Si-Schicht 9 mit einer Ladungsträgerkonzentration von mehr als 2 1019 Antimonatomen pro cm3. Letztere Schicht wird vorzugsweise durch Rekristallisieren einer amorphen Siliziumschicht in der MBE-Kammer erzeugt. Die Tatsache, daß ein teilweise mit Oxid bedecktes Substrat vorliegt, führt zur differen­ tiellen Epitaxie. Auf den einkristallinen Si-Bereichen wächst einkristallines Silizium auf und auf der Oxid­ schicht wächst polykristallines Silizium auf. Der Vorteil der differentiellen Epitaxie besteht darin, daß das poly­ kristalline Silizium bei gleicher Dotierung einen wesent­ lich höheren spezifischen Widerstand (Faktor 106) besitzt als einkristallines Silizium, außer der n⁺-Schicht. Erst bei einer Dotierung ab 1018cm3 wird auch polykristallines Silizium leitend. Die polykristalline Siliziumschicht 10 braucht deshalb nicht entfernt zu werden, um funktions­ tüchtige Dioden zu erzeugen, sondern kann in vorteilhaf­ terweise zur mechanischen Stabilisierung, zur Passivierung und zur Wärmeableitung genützt werden.
Als nächster Verfahrensschritt folgt der Aufbau eines Kon­ taktes auf der n⁺-dotierten Si-Schicht 9. Es wird z.B. eine Goldschicht ganzflächig auf der Si-Schicht 9 aufge­ dampft mit Titan als Haftvermittler. Die Strukturierung des Kontaktes 11 erfolgt durch geeignete Foto- und Ätzpro­ zesse (Fig. 7). Die geometrischen Abmessungen des Kontak­ tes 11 sind kleiner als die der Diode. Dadurch wird eine Überlappungskapazität vermieden und es werden Justierpro­ bleme verhindert. Bei der nachfolgenden Entfernung der n⁺- dotierten Si-Schicht 9 werden auch die Aufwölbungen am Di­ odenrand mit abgetragen. Der Ätzprozeß wird mit einer HF/HNO3 - haltigen Ätze oder durch Plasma-Ätzen durchge­ führt (Fig. 8). Die Entfernung der n⁺-dotierten Si-Schicht 9′ ist notwendig, da ansonsten der durch die Si-Schichten 7, 8 gebildete pn-Übergang über die polykristalline Si- Schicht 10 kurzgeschlossen würde. Die polykristalline Si- Schicht 10 besitzt einen derartig großen Flächenanteil, daß der Gesamtwiderstand relativ niedrig ist und die Kapa­ zität sehr hoch wird. Um einen Kurzschluß zu vermeiden, kann die n⁺-dotierte Si-Schicht 9′auch durch Ionenimplan­ tation in hochohmiges Material umgewandelt werden und braucht dann nicht entfernt zu werden.
Die nachfolgenden Verfahrensschritte dienen zum Aufbau ei­ ner Schutzschicht für das Rückseitenätzen der Diodenstruk­ tur und zur mechanischen Stabilisierung des Dioden-Chips. Zunächst wird eine ca. 500 nm dicke Trennschicht 12 aus Silber oder SiO2 aufgedampft. Diese Trennschicht wird spä­ ter zum Ablösen des Bauelementes benötigt (Fig. 9). Als Haftvermittler dient im Falle einer Silber-Trennschicht Chrom. Damit wird eine ausreichende Selektivität beim spä­ teren Ablösen gegenüber der Titanschicht erreicht, die die Haftung des Goldkontaktes 11 bewirkt. Als Schutzschicht 13 wird eine 3µm dicke Goldschicht abgeschieden (Fig. 10). Diese Schichtdicke ist notwendig, um die Vorderseite der Diodenstruktur vor den Ätzangriffen von KOH während des nachfolgenden Rückseitenätzens zu schützen. Die Funktion dieser Schutzschicht kann auch von einer Schicht aus orga­ nischem Material, z.B. Parylen übernommen werden. Die Pa­ rylenschicht läßt sich bei Raumtemperatur mit einer Schichtdicke bis zu 50 µm abscheiden und bildet zusammen­ hängende, dichte Folien.
Die weiteren Verfahrensschritte werden nun an der Rück­ seite der Diodenstruktur durchgeführt. Zunächst wird das Substrat 1 vollständig mit einer KOH-Ätze entfernt. Diese Ätze hat die Eigenschaft, daß sie p⁺-dotiertes Silizium wesentlich langsamer ätzt als n-dotiertes Silizium und außerdem SiO2 kaum angreift. Die Diodenstruktur wird bis zur p +-dotierten Si-Schicht 2 freigelegt. An den Stellen an denen die Gräben 6 in die SiO2-Schicht 5 geätzt wurden, werden die einkristallinen Si-Schichten 7, 8 ebenfalls von der KOH-Ätze angegriffen. Dieser Vorgang stoppt an der Trennschicht 12. Auf der Rückseite der p⁺-dotierten Si- Schicht 2 wird der Rückseitenkontakt 14, z.B. ein Goldkon­ takt, ausgebildet mit Titan als Haftvermittler. Dieser Kontakt 14 ist ebenfalls in seinen geometrischen Abmessun­ gen kleiner als die Diodenstruktur. Dadurch werden Ju­ stier- und Ätzprobleme vermieden und es entstehen keine parasitären Kapazitäten durch überlappende Kontakte.
Als letzter Verfahrensschritt erfolgt das Herauslösen des Bauelementes aus der stabilisierenden Unterlage. Dies ge­ schieht durch Auflösen der Trennschicht 12, welche das Bauelement von der Unterlage trennt. Während der Rücksei­ tenkontakt 14 mit Bonddrähten angeschlossen wird, wird der Vorderseitenkontakt 11 mit einem vergoldeten Diamanten als Wärmesenke 15 verbunden (Fig. 13). Die Aufwölbungen am Di­ odenrand müssen durch Ätzen und Aufbau des Kontaktes 11 unterhalb der Kontaktoberfläche liegen, weil sonst eine zu­ verlässige Kontaktierung zwischen Kontakt 11 und Wär­ mesenke 15 nicht gewährleistet ist.
Da die Diodenfläche klein ist im Vergleich zur Ausdehnung des Chip kann es beim Verbinden von Bauelement mit der Wärmesenke zu Verkantungen kommen. Die Wärmesenke würde dann auf dem polykristallinen Silizium aufliegen, wobei ein Kurzschluß mit der p-⁺-Schicht 2 entsteht. Um dies zu verhindern wird in einer weiteren Ausführungsform der Ein­ bau einer Distanzschicht 16 aus dielektrischen Material vorgeschlagen. In diesem Fall wird vor Aufbringen der Trennschicht 12 (Fig. 8) auf dem polykristallinen Silizium eine SiO2- oder Si3N4-Schicht abgeschieden mit einer Schichtdicke die der Distanz zwischen polykristalliner Schicht 10 und der Oberfläche des Kontaktes 11 entspricht. Die ganzflächig aufgebrachte Distanzschicht 16 wird derart strukturiert, daß einerseits das Bauelement und anderer­ seits die Gräben 6 freiliegen. Die Distanzschicht kann be­ reits in einem früheren Verfahrensschritt z.B. nach Ab­ scheiden der MBE-Schicht aufgebracht werden. Die Folge­ schritte müssen dann entsprechend modifiziert werden.
Die Erfindung ist nicht auf das angegebene Ausführungsbei­ spiel beschränkt, sondern das Verfahren eignet sich zur Herstellung von bipolaren Mehrschichtbauelementen wie z.B.IMPATT-Dioden, zweipolige und dreipolige Transistoren mit bipolarer Mehrschichtstruktur. Desweiteren lassen sich Kombinationen von zweipoligen Bauelementen herstellen (siehe deutsche Patentanmeldung P 38 13 837). Als Halblei­ termaterialien zur Herstellung derartiger Mehrschichtbau­ elemente eignen sich Silizium, Germanium, SiGe-Mischkri­ stalle, III/V- und II/VI- Verbindunghalbleiter.
Desweiteren kann die Ätzstoppschicht 2 als elektrische Zu­ leitung für das Bauelement ausgebildet werden.

Claims (12)

1. Verfahren zur Herstellung von bipolaren Halbleiterbau­ elementen unter Verwendung der differentiellen Epitaxie, dadurch gekennzeichnet,
  • - daß mindestens ein mechanisch stabiles, lediglich aus aktiven Halbleiterschichten und einer Ätz­ stoppschicht bestehendes Halbleiterbauelement her­ gestellt wird,
  • - daß das Halbleiterbauelement seitlich durch poly­ kristalline Halbleiterbereiche stabilisiert und isoliert wird, und
  • - daß ein kapazitätsarmer Rückseitenkontakt für das Halbleiterbauelement hergestellt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß durch ein Planox- Verfahren ein vorstrukturiertes Substrat hergestellt wird, bestehend aus einer in Oxid eingebette­ ten Ätzstoppschicht.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
  • - daß auf dem Substrat (1) eine dotierte, einkri­ stalline Halbleiterschicht (2) aufgewachsen und mesageätzt wird,
  • - daß anschließend eine Oxidschicht aufgebracht und derart strukturiert wird, daß die Oberfläche der mesageätzten Halbleiterschicht freiliegt.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
  • - daß auf dem Substrat (1) eine Oxidschicht aufge­ bracht und darin mindestens ein Fenster geöffnet wird,
  • - daß ganzflächig eine dotierte Halbleiterschicht aufgewachsen wird, die auf der Substratoberfläche einkristallin und auf der Oxidschicht polykristal­ lin aufwächst, und
  • - daß die polykristalline Halbleiterschicht an­ schließend entfernt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche 2 bis 4, dadurch gekennzeichnet, daß durch die Strukturie­ rung der Oxidschicht die Bauelementgeometrie festgelegt wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, daß zur seitlichen Begrenzung der Bauelementstruktur Gräben (6) in die Oxidschicht (5) ge­ ätzt werden (Fig. 5).
7. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, daß die Bauelementschichtenfolge epitaktisch gewachsen wird, derart, daß auf der Ätzstopp­ schicht und in den Gräben (6) einkristalline Halbleiter­ schichten (7, 8, 9) und auf der Oxidschicht (5) polykri­ stalline Halbleiterschicht (9′, 10) erzeugt werden (Fig. 6).
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
  • - daß auf der Bauelementoberfläche ein erster Kon­ takt (11) hergestellt wird,
  • - daß die einkristalline und polykristalline, obere Halbleiterschicht (9, 9′) bis auf den Bereich un­ terhalb des Kontaktes (11) entfernt wird (Fig. 8), und
  • - daß anschließend ganzflächig eine Trennschicht (12) und darauf eine Schutzschicht (13) abgeschie­ den wird (Fig. 10).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
  • - daß das Substrat (1) vollständig entfernt wird, und
  • - daß ein zweiter Kontakt (14) auf der Rückseite des Bauelements auf die Ätzstoppschicht aufgebracht wird (Fig. 12).
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
  • - daß die Trennschicht (12) von der Bauelementober­ fläche weggelöst wird, und
  • - daß der erste Kontakt (11) mit einer Wärmesenke (15) verbunden wird (Fig. 13).
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß zwischen polykristalliner Halbleiterschicht (10) und Wärmesenke (15) eine Distanzschicht (16) eingebracht wird (Fig. 14).
12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Ätzstoppschicht gleichzeitig als elektrische Zuleitung für das Bauelement verwendet wird.
DE19893918060 1989-06-02 1989-06-02 Verfahren zur herstellung kapazitaetsarmer bipolarbauelemente Ceased DE3918060A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19893918060 DE3918060A1 (de) 1989-06-02 1989-06-02 Verfahren zur herstellung kapazitaetsarmer bipolarbauelemente

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19893918060 DE3918060A1 (de) 1989-06-02 1989-06-02 Verfahren zur herstellung kapazitaetsarmer bipolarbauelemente

Publications (1)

Publication Number Publication Date
DE3918060A1 true DE3918060A1 (de) 1990-12-06

Family

ID=6381958

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19893918060 Ceased DE3918060A1 (de) 1989-06-02 1989-06-02 Verfahren zur herstellung kapazitaetsarmer bipolarbauelemente

Country Status (1)

Country Link
DE (1) DE3918060A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845789A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung
DE19845793A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4592792A (en) * 1985-01-23 1986-06-03 Rca Corporation Method for forming uniformly thick selective epitaxial silicon
DE3545243A1 (de) * 1985-12-20 1987-06-25 Licentia Gmbh Strukturierter halbleiterkoerper
DE3545242A1 (de) * 1985-12-20 1987-06-25 Licentia Gmbh Strukturierter halbleiterkoerper
EP0267082A1 (de) * 1986-10-08 1988-05-11 Fujitsu Limited Verfahren zur Herstellung einer Halbleitereinrichtung, mit gleichzeitigem Aufwachsen epitaktischer und polykristallinischer Si-Schichten auf einem selektiv oxydierten Si-Substrat mittels Gasphasenabscheidung
DE3718683A1 (de) * 1987-06-04 1988-12-22 Licentia Gmbh Verfahren zum herstellen eines beidseitig kontaktierbaren halbleiterbauelements

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4592792A (en) * 1985-01-23 1986-06-03 Rca Corporation Method for forming uniformly thick selective epitaxial silicon
DE3545243A1 (de) * 1985-12-20 1987-06-25 Licentia Gmbh Strukturierter halbleiterkoerper
DE3545242A1 (de) * 1985-12-20 1987-06-25 Licentia Gmbh Strukturierter halbleiterkoerper
EP0267082A1 (de) * 1986-10-08 1988-05-11 Fujitsu Limited Verfahren zur Herstellung einer Halbleitereinrichtung, mit gleichzeitigem Aufwachsen epitaktischer und polykristallinischer Si-Schichten auf einem selektiv oxydierten Si-Substrat mittels Gasphasenabscheidung
DE3718683A1 (de) * 1987-06-04 1988-12-22 Licentia Gmbh Verfahren zum herstellen eines beidseitig kontaktierbaren halbleiterbauelements

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
GB-Z: Solid-State Electronics, Bd. 32, 1989, S. 253-257 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845789A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung
DE19845793A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung
US6465318B1 (en) 1998-09-21 2002-10-15 Institut Fuer Halbleiterphysik Franfurt (Oder) Gmbh Bipolar transistor and method for producing same

Similar Documents

Publication Publication Date Title
DE102015108832B4 (de) Verfahren zum Herstellen einer bipolaren Transistorstruktur
EP0903792B1 (de) Verfahren zum Herstellen einer Mehrzahl von Halbleiterlasern
EP0535350B1 (de) Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes in einem Bipolartransistor
DE102016124207B4 (de) Verfahren zur bildung vergrabener isolierungsgebiete
DE3202608C2 (de)
EP0001550A1 (de) Integrierte Halbleiteranordnung für eine Bauelementstruktur mit kleinen Abmessungen und zugehöriges Herstellungsvefahren
DE4202154A1 (de) Elektronikbauelemente mit halbleitendem polykristallinem diamanten, bei denen eine isolierende diamantschicht verwendet wird
DE102013111496A1 (de) Verfahren zum Herstellen von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
DE4130555C2 (de) Halbleitervorrichtung mit hoher Durchbruchsspannung und geringem Widerstand, sowie Herstellungsverfahren
DE3034894C2 (de)
DE1564191B2 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen
EP0684639A1 (de) Verfahren zur Herstellung eines Bipolartransistors
EP0005185A1 (de) Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen
DE10230080B4 (de) Verfahren zur Herstellung einer thermoelektrischen Schichtenstruktur und Bauelemente mit einer thermoelektrischen Schichtenstruktur
DE102015204411B4 (de) Transistor und Verfahren zur Herstellung eines Transistors
EP0293630A1 (de) Halbleiterkörper mit Wärmesenke
EP1356527B1 (de) Bipolartransistor und verfahren zu dessen herstellung
DE102013105631A1 (de) Träger für einen optoelektronischen Halbleiterchip und optoelektronisches Bauteil
DE102017117469A1 (de) Vorrichtungen mit rückseitigen metallstrukturen und verfahren zu deren herstellung
DE3828809A1 (de) Verfahren zur herstellung von halbleiterbauelementen
EP1701386B1 (de) Verfahren zur Integration von zwei Bipolartransistoren in einem Halbleiterkörper, Halbleiteranordnung in einem Halbleiterkörper und Kaskodenschaltung
DE19838810B4 (de) Verfahren zum Herstellen einer Mehrzahl von Ga(In,Al)N-Leuchtdiodenchips
DE102014116834B4 (de) Halbleitereinzelchip aufweisend eine Maskierungsstruktur, die Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert, Verfahren zum Ausbildung eines Halbleiterchips sowie zugehöriger Wafer
DE3918060A1 (de) Verfahren zur herstellung kapazitaetsarmer bipolarbauelemente
DE3813836C2 (de) Verfahren zur Herstellung monolithisch integrierter, multifunktionaler Schaltungen

Legal Events

Date Code Title Description
8120 Willingness to grant licenses paragraph 23
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: DAIMLER-BENZ AKTIENGESELLSCHAFT, 70567 STUTTGART,

8127 New person/name/address of the applicant

Owner name: DAIMLERCHRYSLER AG, 70567 STUTTGART, DE

8131 Rejection