DE1564191B2 - Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen - Google Patents

Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen

Info

Publication number
DE1564191B2
DE1564191B2 DE1966J0032009 DEJ0032009A DE1564191B2 DE 1564191 B2 DE1564191 B2 DE 1564191B2 DE 1966J0032009 DE1966J0032009 DE 1966J0032009 DE J0032009 A DEJ0032009 A DE J0032009A DE 1564191 B2 DE1564191 B2 DE 1564191B2
Authority
DE
Germany
Prior art keywords
silicon
substrate
semiconductor
areas
circuit elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE1966J0032009
Other languages
English (en)
Other versions
DE1564191A1 (de
Inventor
Ven Young Poughkeepsie N.Y. Doo (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE1564191A1 publication Critical patent/DE1564191A1/de
Publication of DE1564191B2 publication Critical patent/DE1564191B2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/043—Dual dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/148—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)

Description

Kurz gesagt umfaßt die vorliegende Erfindung ein Isolationsverfahren von elektrischen Schaltungselementen einer mikroelektronischen Halbleiterschaltung mittels dielektrischer Schichten wobei ein oder mehrere elektrische Komponente gegenüber den anderen und gegen das gemeinsame Siliziumsubstrat durch Einfügen einer epitaktischen Schicht aus SiIiziumcarbid isoliert sind. Während bei der bekannten Oxydisolation sehr komplizierte Verfahren benutzt wurden, um eine monolithische Gesamtstruktur mit verschiedenen Siliziumbereichen sicherzustellen, kann monokristallines Siliziumcarbid dann epitaktisch auf Silizium aufgebracht werden, wenn das niedergeschlagene, Isolierzwecken dienende Siliziumcarbid einkristallin ist und daher die gleiche Struktur besitzt wie das zu beschichtende einkristalline Material aus Silizium. Infolgedessen können epitaktische Niederschläge von mono kristallinen Siliziumschichten auf die Oberfläche der monokristallinen Siliziumcarbidfilme aufgebracht werden. Bei dem erfindungsgemäßen Verfahren wird der isolierende epitaktische Siliziumcarbidfilm auf einen Siliziumeinkristallsubstrat niedergeschlagen und dann wird monokristallines Silizium epitaktisch auf der Oberfläche dieser Siliziumcarbidschicht gezüchtet.
Das Ausgangssubstrat besteht aus einem Einkristall in Form eines Siliziumplättchens, das eine (111) oder (100) Orientierung aufweist, und welches durch Ziehen eines Stabes aus der Siliziumschmelze gewonnen und dann geschnitten, geläppt, poliert und in die gewünschten Plättchen geteilt wird. Die Abmessungen eines jeden dieser Plättchen betragen 0,02 cm bis 0,04 cm bezüglich ihrer Dicke bei einem Durchmesser von 2,5 cm. Das Plättchen wird in der folgenden Weise hergestellt: Die Oberfläche wird mit Aluminiumpuder mit einem Korndurchmesser von 0,3 mm eben geläppt und dann in einer Lösung aus Fluorwasserstoff und Salpetersäure chemisch poliert. Das Plättchen wird dann in entionisiertem Wasser gereinigt und in einem staubfreien Behälter aufbewahrt.
Das zubereitete Plättchen oder Substrat wird weiter in eine Dampfniederschlagskammer aus Quarz eingebracht. Es wird auf eine Auflage aus Graphit oder Molybdän gelegt, die in Wechselwirkung mit einer Hochfrequenzspule tritt, welche ihrerseits außerhalb des Gefäßes angebracht ist und von einer HF-Energiequelle gespeist wird. Mittels der genannten Anordnung wird das Substrat auf eine Temperatur von etwa 10500C bis 12500C aufgeheizt, wobei Temperaturen im Bereich von 10500C bis 12000C bevorzugt benutzt werden. Während des Aufheizschrittes wird in der Reaktionskammer etwa Atmosphärendruck aufrechterhalten. Die benutzten Quellenmaterialien sind Siliziumtetrachlorid, Propan und Wasserstoff. Der Wasserstoff wird als Trägergas für das Siliziumtetrachlorid benutzt.
Die Flußrate der Reaktionspartner in dem Dampfniederschlagsgefäß liegen etwa bei 45 cm3, 25 cm3 und 10000 cm3/Min. für Siliziumtetrachlorid, Propan und Wasserstoff in der genannten Reihenfolge.
Nach 20Minuten wird der Niederschlagsverfahrensschritt unterbrochen und man kann feststellen, daß eine Siliziumcarbidschicht mit einer Dicke von etwa 2 mm bis 3 mm auf dem einkristallinen Siliziumsubstrat aufgewachsen ist. Das Siliziumsubstrat sollte vorzugsweise eigenleitend sein, so daß das niedergeschlagene Siliziumcarbid durch die dotierenden Substanzen des Siliziums nicht verunreinigt wird.
Eine oder mehrere Schichten des elektrisch aktiven Materials können nunmehr über der Siliziumcarbidschicht aufgebracht werden. Zum Beispiel können mehrere Schichten eines N-leitenden, eines N+-leitenden oder eines N"-leitenden Siliziums auf das Siliziumcarbid aufgebracht werden, wobei N, N* und N~ in der genannten Reihenfolge eine mäßige, eine starke sowie eine leichte Dotierung des Siliziums mit N-Dotierungsstoffen andeuten sollen. Die Schichten vom
ίο N-Leitungstyp werden vorzugsweise durch Dotierung des Siliziums mit Phosphor oder Arsen erhalten. Die Siliziumschicht, welche unmittelbar auf die Oberfläche des Siliziumcarbidfilmes aufgebracht wird, sollte vorzugsweise sehr leicht dotiert werden, d. h. vom N~- Leitungstyp sein, um die Verunreinigungsmöglichkeiten des Siliziumcarbids durch Diffusionsvorgänge im festen Zustand nach Möglichkeit herabzusetzen.
In einem bevorzugten Ausführungsbeispiel wird das zu bedeckende Halbleitersubstrat zunächst mit einem geeigneten Material, beispielsweise mit Siliziumdioxyd maskiert, worauf sich eine Ätzung mit einem Ätzmittel anschließt, welches in selektiver Weise die exponierten Oberflächenstellen angreift, jedoch die aus einem ätzresistenten Material erstellten Muster und damit auch diejenigen Stellen der isolierenden Siliziumcarbidschicht, die unter diesem Muster liegen, selbst nicht zersetzt. Nach dem Ätzschritt ergeben sich ein oder mehrere Kanäle oder Durchbrüche, welche zumindest einen Teil des elektrisch aktiven Materials voneiander trennen bzw. von den übrigen elektrisch aktiven Schichten trennen. Diese Kanäle können dann mit geeignetem Isolationsmaterial abgedeckt und mit polykristallinem Silizium ausgefüllt werden. Dieses isolierende Material kann zusätzliches Siliziumcarbid oder ein anderes elektrisches Material wie z. B. Siliziumdioxyd sein, welches mit Hilfe eines Aufdampfverfahrens aufgebracht wird. Die obere Fläche des Plättchens kann dann poliert werden. Die epitaktisch gewachsenen Siliziumschichten, die auf der oberen Fläche des Siliziumcarbids aufgewachsen sind, werden nun in einzelne Inseln geteilt und durch Siliziumcarbid am Grunde und auf den seitlichen Trennflächen voneinander abgetrennt. So werden Halbleiterschaltungselemente, die auf irgendeine der N-leitenden epitaktisch aufgewachsten Siliziuminseln durch in der Halbleitertechnik bekannte Legierungs- und Diffusionsverfahrensschritte hergestellt wurden, durch eine Siliziumcarbidschicht am Grunde und an den seitlichen Trennflächen voneinander abgetrennt.
Entsprechend der Fig. 1 nimmt die epitaktisch gewachsene Schicht 11 aus Siliziumcarbid, die auf der Oberfläche des monokristallinen Substrates 10 aufliegt, die Kristallorientierung des Substrates an. Daraus resultiert eine Siliziumcarbidschicht, welche ihrerseits kristallinen Charakter hat, und eine hohe Dichte sowie eine ausgezeichnete dielektrische Eigenschaft aufweist, die für Isolationszwecke zwischen dem Substrat und dem anschließend darauf aufgebrachten elektrisch aktiven Schichtmaterial geeignet ist.
Es können dann auf die Siliziumcarbidschicht 11 eine oder mehrere weitere Halbleiterschichten 12, 13 und 14 aufgebracht werden, die aus elektrisch aktivem Material bestehen, beispielsweise eine Anzahl von N-leitenden Siliziumschichten, weiterhin können auch Schichten aufgebracht werden, die einen Widerstand aufweisen, z. B. Glas-Cermet-Metall-Zusammensetzungen oder leitende Kupfer- oder Aluminiumfilme.
ib t>4
Wie in Fig. Ib gezeigt, kann als Halbleitermaterial auch eine Schicht 12 aus N~-leitendem Silizium zuerst epitaktisch auf die Oberfläche der Siliziumcarbidschicht 11 aufgebracht werden, worauf eine Schicht 13 eines N+-leitenden sowie eine Schicht 14 eines N-leitenden Halbleitermaterials aus Silizium aufgebracht wird. Eine Maske aus Siliziumdioxyd 15 wird dann mittels eines bekannten photolithographischen Maskierungsverfahrens über den genannten Schichten aufgebracht. Dann wird die Anordnung in einer geeigneten Ätzlösung geätzt, beispielsweise in Fluorwasserstoff oder in einer Mischung aus Fluorwasserstoff und Salpetersäure.
Der Verfahrensschritt des Ätzens ergibt eine Struktur, wie sie allgemein in Fig. Ic gezeigt ist. Dort sieht man die Kanäle 16, die die verschiedenen Schichten aus N-leitendem Silizium durchsetzen, nämlich die Schichten 12, 13 und 14, die bis hinunter auf die Schicht 11 aus Siliziumcarbid reichten. Im nächsten Verfahrensschritt, der in Fig. Id dargestellt ist, wird das Substrat mit einem isolierenden Material 17 bedeckt, das die Kanäle 16 insbesondere an allen Seiten abdeckt. Das isolierende Material 17 besteht ebenfalls aus Siliziumcarbid. Der Niederschlag des polykristallinen Siliziums 17a füllt die Kanäle 16 aus. Dann wird eine Struktur hergestellt, in der die epitaktisch gewachsenen N-leitenden Schichten einer halbleitenden Komponente sowohl von dem Siliziumsubstrat 10 als auch untereinander durch die Siliziumcarbidschicht 11 und 17 getrennt sind.
In dem Ausführungsbeispiel, welches in Fig. 2 gezeigt ist, sieht man unter α einen Einkristall aus Silizium als Substrat 20, welcher zuerst mit einer isolierenden Schicht aus Siliziumcarbid 21 und weiter mit einer Schicht 22 aus N+-leitendem Silizium sowie mit der Schicht 23 aus N-leitendem Silizium bedeckt wird. Die Anordnung wird dann mit einer geeigneten Maskierungsschicht 24 maskiert, beispielsweise mit Siliziumdioxyd, und es werden die Kanäle 29 mittels einer bekannten photolithographischen Maskierungsund Ätztechnik hergestellt.
Weiterhin wird entsprechend der Fig. 2b ein N+- leitender Störstoff mit hohem Diffusionsvermögen in die Seitenerstreckungen der geätzten Kanäle 29 eindiffundiert, so daß die freigelegten Teile der Schicht vom N-leitenden Zustand in Silizium des N+-Leitungstyps überführt werden. Nunmehr reichen die ^-leitende Siliziumschicht 22 und die eindiffundierten N+-leitenden Teile 25 bis zur Oberfläche des Plättchens, wodurch sich bei der Transistorherstellung eine Herabsetzung des Kollektorwiderstandes ergibt.
Nach der Fig.2c wird nunmehr die maskierende Schicht 24 vorzugsweise entfernt und eine Schicht aus Siliziumcarbid 26 über den oberen Teil der Vorrichtung sowie auf die seitlichen Trennflächen und auf den Grund der Kanäle 29 zur elektrischen Isolierung aufgebracht. Die Kanäle werden dann mit einem Material 27 ausgefüllt, das gegen hohe Temperaturen widerstandsfähig ist, beispielsweise mit polykristallinem Silizium. Nach Wunsch kann das Material 27 isolierendes Material wie Siliziumdioxyd oder Siliziumcarbid sein.
Das überstehende polykristalline Silizium 27 wird dann durch Polieren entfernt, wie es aus der Fig. 2g ersichtlich ist, wodurch sich eine Struktur ergibt, in der die individuellen Komponente 18 durch die Siliziumcarbid-Schichten 21 und 26 elektrisch gegeneinander isoliert sind.
Die aktiven Halbleiterschaltungselemente werden innerhalb einer epitaktischen Siliziumschicht aus N-leitendem Material durch konventionelle Legierung und/oder Diffusionsverfahrensschritte hergestellt. Bei der Herstellung einer Transistorvorrichtung kann eine Basiszone aus P-leitendem Material 28 und eine Emitterzone 30 aus N+-leitendem Material mittels konventioneller Diffusionsverfahren hergestellt werden. Schließlich werden noch elektrische Zuführungen an der Kollektor-Basis- und Emitterzone angebracht.
Hierzu 1 Blatt Zeichnungen

Claims (1)

  1. Patentanspruch:
    Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames Siliziumsubstrat elektrisch isolierten Schaltungselementen, bei dem von dem Substrat durch eine dünne Isolierschicht getrennte Halbleiterschichten durch Anwendung von Maskierungs- und Ätzprozessen in einzelne, die Schaltungselemente aufnehmende Bereiche unterteilt, die freiliegenden Oberflächenseiten einschließlich der seitlichen Trennflächen dieser Bereiche mit einer dünnen Isolierschicht versehen und die zwischen den Bereichen verbleibenden Vertiefungen mit einem weiteren dielektrischen Material ausgefüllt werden, dadurch gekennzeichnet, daß sowohl die die Halbleiterschichten (12, 13, 14; 22, 23) von dem Substrat (10; 20) trennende Isolierschicht (11; 21) als auch die die Halbleiterbereiche bedeckende Isolierschicht (17; 26) durch epitaktisches Aufwachsen von Siliziumcarbid auf dem Substrat bzw. auf den Halbleiterbereichen erzeugt wird, wobei die Halbleiterschichten (12,13,14; 22,23) auf der erstgenannten Isolierschicht (11; 21) epitaktisch aufgezüchtet werden.
    Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames Siliziumsubstrat elektrisch isolierten Schaltungselementen, bei dem von dem Substrat durch eine dünne Isolierschicht getrennte Halbleiterschichten durch Anwendung von Maskierungs- und Ätzprozessen in einzelne, die Schaltungselemente aufnehmende Bereiche unterteilt, die freiliegenden Oberflächenseiten einschließlich der seitlichen Trennflächen dieser Bereiche mit einer dünnen Isolierschicht versehen und die zwischen den Bereichen verbleibenden Vertiefungen mit einem weiteren dielektrischen Material ausgefüllt werden.
    In den letzten Jahren wurden große Anstrengungen unternommen, elektronische Vorrichtungen zu mikrominiaturisieren, d. h. elektronische Festkörpervorrichtungen zu erstellen, bei denen mehrere Schaltungselemente in einem gemeinsamen Substratkristall zu einem monolithischen Block zusammengefaßt sind. Mit fortschreitender Technologie wurde es möglich, in den gleichen monolithischen Block immer mehr Schaltungselemente einzubauen und diese gleichzeitig in geeigneter Weise so zusammenzuschalten, daß ein komplexes elektronisches System entstand. Jedoch bereitet in manchen Fällen die Isolation der verschiedenen Elemente untereinander sowie bezüglich des gemeinsamen Substrates Schwierigkeiten, besonders wenn dies ohne die Benutzung von isolierenden Schichten durchgeführt werden sollte. Praktisch ist ein solches Vorgehen sogar unmöglich, wenn die Vorrichtung für hohen Energieumsatz und sehr hohe Frequenzen geeignet sein soll. Sollen eine Vielzahl von Komponenten auf der Oberfläche eines Substrates kleiner Abmessungen aufgebracht werden, so ist es verständlich, daß Schwierigkeiten auftreten, die verschiedenen Elemente elektrisch in befriedigender Weise voneinander zu isolieren. Hierzu gibt es in der Technik verschiedene Lösungen, jedoch ist meist eine Erhöhung der Dickenabmessung durch die eingefügten isolierenden Schichten in Kauf zu nehmen, sowie eine Herabsetzung der Haftfähigkeit der sich überlagernden Komponenten auf dem Substrat. Die bisher beschrittenen Wege sind infolgedessen oft nicht besonders zufriedenstellend.
    So ist aus der BE-PS 6 57 077 bereits bekannt, bei einem Verfahren der eingangs genannten Art auf einem
    ίο Trägerkörper aus polykristallinem Silizium Bereiche aus monokristallinem Silizium zu bilden und diese Bereiche durch Isoliermaterial aus Siliziumdioxyd voneinander zu isolieren. Anstelle des polykristallinen Siliziums wird dabei auch bereits Siliziumcarbid als Material für den Trägerkörper verwendet.
    Weiterhin ist der BE-PS 6 56 651 ein Verfahren zum Isolieren von die aktiven Schaltungselemente enthaltenden Halbleiterbereichen innerhalb einer integrierten Anordnung zu entnehmen, bei der auf einem Silizium-Trägerkörper durch Siliziumdioxydschichten gegeneinander isolierte Halbleiterbereiche aus Silizium angeordnet sind.
    Nachteilig bei diesen Methoden ist, daß jeweils als Ausgangsmaterial eine anschließend die genannten Halbleiterbereiche bildende Siliziumschicht dient, auf der dann die Isolatiönsschichten und der Trägerkörper aufgebracht werden müssen.
    Außerdem sind die einzelnen Schichten abhängig vom Material in unterschiedlichen Prozessen aufzubringen.
    Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren aufzuzeigen, das eine wirksame Isolation der verschiedenen, einer monolithischen Halbleitervorrichtung angehörenden Schaltungselemente gegeneinander sowie gegen das gemeinsame Substrat gestattet, wobei sich eine mechanisch und elektrisch stabile Gesamtstruktur erzielen läßt und keine Vergrößerung der Abmessungen dieser Struktur sowie keine verringerte Haftfähigkeit der einzelnen Schichten aufeinander in Kauf genommen werden muß. Gleichzeitig soll das Herstellungsverfahren gegenüber den bekannten Verfahren vereinfacht werden.
    Die genannte Aufgabe wird nach der Lehre der Erfindung durch eine Reihe verschiedener Aufzüchtungsprozesse gelöst, die alle in an sich bekannter Weise epitaktisch erfolgen und im vorliegenden Fall dadurch gekennzeichnet sind, daß sowohl die die Halbleiterschichten von dem Substrat trennende Isolierschicht als auch die die Halbleiterbereiche bedeckende Isolierschicht durch epitaktisches Aufwachsen von Siliziumcarbid auf dem Substrat bzw. auf den Halbleiterbereichen erzeugt wird, wobei die Halbleiterschichten auf der erstgenannten Isolierschicht epitaktisch aufgezüchtet werden.
    Einzelheiten des Verfahrens nach der Erfindung gehen aus der folgenden detaillierten Beschreibung hervor, in der bevorzugte Ausführungsbeispiele in Verbindung mit den Zeichnungen beschrieben sind.
    Fig. la bis d zeigt eine Seitenansicht von aufeinanderfolgenden Verfahrensschritten des erfindungsgemäßen Verfahrens zur Herstellung einer mikroelektronischen Halbleiterschaltung;
    F i g. 2a bis d zeigt verschiedene aufeinanderfolgende Verfahrensstufen eines etwas modifizierten Verfahrens.
    Die in den Zeichnungen dargestellten Schnitte sind zur Verdeutlichung stark vergrößert dargestellt; es wurde keinerlei Versuch gemacht, einen der Wirklichkeit entsprechenden Maßstab einzuhalten.
DE1966J0032009 1965-10-18 1966-10-15 Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen Granted DE1564191B2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US497332A US3400309A (en) 1965-10-18 1965-10-18 Monolithic silicon device containing dielectrically isolatng film of silicon carbide

Publications (2)

Publication Number Publication Date
DE1564191A1 DE1564191A1 (de) 1970-01-22
DE1564191B2 true DE1564191B2 (de) 1976-11-11

Family

ID=23976431

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1966J0032009 Granted DE1564191B2 (de) 1965-10-18 1966-10-15 Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen

Country Status (8)

Country Link
US (1) US3400309A (de)
CA (1) CA926022A (de)
CH (1) CH442535A (de)
DE (1) DE1564191B2 (de)
FR (1) FR1497326A (de)
GB (1) GB1124853A (de)
NL (1) NL6614597A (de)
SE (1) SE339847B (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3905037A (en) * 1966-12-30 1975-09-09 Texas Instruments Inc Integrated circuit components in insulated islands of integrated semiconductor materials in a single substrate
US3497773A (en) * 1967-02-20 1970-02-24 Westinghouse Electric Corp Passive circuit elements
FR1527898A (fr) * 1967-03-16 1968-06-07 Radiotechnique Coprim Rtc Agencement de dispositifs semi-conducteurs portés par un support commun et son procédé de fabrication
US3490140A (en) * 1967-10-05 1970-01-20 Bell Telephone Labor Inc Methods for making semiconductor devices
US3789276A (en) * 1968-07-15 1974-01-29 Texas Instruments Inc Multilayer microelectronic circuitry techniques
JPS557946B2 (de) * 1972-04-19 1980-02-29
JPS5226182A (en) * 1975-08-25 1977-02-26 Hitachi Ltd Manufacturing method of semi-conductor unit
FR2335046A1 (fr) * 1975-12-12 1977-07-08 Thomson Csf Procede collectif de fabrication de dispositifs semi-conducteurs a jonction et dispositifs obtenus par ce procede
JPS5272399A (en) * 1975-12-13 1977-06-16 Fujitsu Ltd Method and apparatus for growth of single crystals of al2o3 from gas p hase
DE2658304C2 (de) * 1975-12-24 1984-12-20 Tokyo Shibaura Electric Co., Ltd., Kawasaki, Kanagawa Halbleitervorrichtung
US4028149A (en) * 1976-06-30 1977-06-07 Ibm Corporation Process for forming monocrystalline silicon carbide on silicon substrates
GB1548520A (en) * 1976-08-27 1979-07-18 Tokyo Shibaura Electric Co Method of manufacturing a semiconductor device
US4161743A (en) * 1977-03-28 1979-07-17 Tokyo Shibaura Electric Co., Ltd. Semiconductor device with silicon carbide-glass-silicon carbide passivating overcoat
US4762806A (en) * 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
US4524237A (en) * 1984-02-08 1985-06-18 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Increased voltage photovoltaic cell
US5229625A (en) * 1986-08-18 1993-07-20 Sharp Kabushiki Kaisha Schottky barrier gate type field effect transistor
JPH067594B2 (ja) * 1987-11-20 1994-01-26 富士通株式会社 半導体基板の製造方法
US5011706A (en) * 1989-04-12 1991-04-30 Dow Corning Corporation Method of forming coatings containing amorphous silicon carbide
US5468674A (en) * 1994-06-08 1995-11-21 The United States Of America As Represented By The Secretary Of The Navy Method for forming low and high minority carrier lifetime layers in a single semiconductor structure
US5677230A (en) * 1995-12-01 1997-10-14 Motorola Method of making wide bandgap semiconductor devices
US7060516B2 (en) * 2002-09-30 2006-06-13 Bookham Technology, Plc Method for integrating optical devices in a single epitaxial growth step
JP2020505766A (ja) * 2017-01-17 2020-02-20 ツェットエフ、フリードリッヒスハーフェン、アクチエンゲゼルシャフトＺｆ Ｆｒｉｅｄｒｉｃｈｓｈａｆｅｎ Ａｇ 炭化珪素上に絶縁層を製造する方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2840494A (en) * 1952-12-31 1958-06-24 Henry W Parker Manufacture of transistors
NL244520A (de) * 1958-10-23
US3158788A (en) * 1960-08-15 1964-11-24 Fairchild Camera Instr Co Solid-state circuitry having discrete regions of semi-conductor material isolated by an insulating material

Also Published As

Publication number Publication date
CH442535A (de) 1967-08-31
NL6614597A (de) 1967-04-19
SE339847B (de) 1971-10-25
US3400309A (en) 1968-09-03
GB1124853A (en) 1968-08-21
CA926022A (en) 1973-05-08
DE1564191A1 (de) 1970-01-22
FR1497326A (fr) 1967-10-06

Similar Documents

Publication Publication Date Title
DE1564191B2 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen
EP0001550B1 (de) Integrierte Halbleiteranordnung für eine Bauelementstruktur mit kleinen Abmessungen und zugehöriges Herstellungsvefahren
DE2109874C3 (de) Halbleiterbauelement mit einem monokristallinen Siliziumkörper und Verfahren zum Herstellen
EP0005728B1 (de) Verfahren zum Herstellen eines lateralen PNP- oder NPN-Transistors mit hoher Verstärkung und dadurch hergestellter Transistor
EP0001100A2 (de) Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE1614867B1 (de) Verfahren zum herstellen eines integrierten schaltkreisaufbaus
DE2320265A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2749607C3 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE3108377A1 (de) Verfahren zum herstellen von halbleiterschaltkreisen
DE2031333C3 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE2019655C2 (de) Verfahren zur Eindiffundierung eines den Leitungstyp verändernden Aktivators in einen Oberflächenbereich eines Halbleiterkörpers
DE2238450A1 (de) Halbleiterbaugruppe und verfahren zur herstellung derselben
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE1965406A1 (de) Monolithische integrierte Schaltungen und Verfahren zu ihrer Herstellung
DE1018558B (de) Verfahren zur Herstellung von Richtleitern, Transistoren u. dgl. aus einem Halbleiter
DE1489250A1 (de) Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE1248168B (de) Verfahren zur Herstellung von Halbleiteranordnungen
DE2738961A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung mit luftisolation
DE1564534A1 (de) Transistor und Verfahren zu seiner Herstellung
DE1280416B (de) Verfahren zum Herstellen epitaktischer Halbleiterschichten auf elektrisch leitenden Schichten
DE2162219A1 (de) Verfahren zum Herstellen eines Feldeffekttransistors
DE1965408C3 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE1621532A1 (de) Praezisionsaetzung von Halbleiterbauelementen
DE1564191C3 (de) Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames Siliziumsubstrat elektrisch isolierten Schaltungselementen

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)