DE3108377A1 - Verfahren zum herstellen von halbleiterschaltkreisen - Google Patents

Verfahren zum herstellen von halbleiterschaltkreisen

Info

Publication number
DE3108377A1
DE3108377A1 DE19813108377 DE3108377A DE3108377A1 DE 3108377 A1 DE3108377 A1 DE 3108377A1 DE 19813108377 DE19813108377 DE 19813108377 DE 3108377 A DE3108377 A DE 3108377A DE 3108377 A1 DE3108377 A1 DE 3108377A1
Authority
DE
Germany
Prior art keywords
recess
layer
oxide
mask
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19813108377
Other languages
English (en)
Inventor
Dawon 08807 Bridgewater N.J. Kahng
Theodore Arthur 07945 Mendham N.J. Shankoff
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of DE3108377A1 publication Critical patent/DE3108377A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/143—Shadow masking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/944—Shadow

Description

Beschreibung
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen von Halbleiterschaltkreisen gemäß Oberbegriff des Anspruchs 1. Die Halbleiterschaltkreise sind hierbei in einem halbleitenden Siliciumkörper integriert, welcher Ausnehmungen für dielektrisches Oxid aufweist, um verschiedene Schaltungsteile elektrisch zu trennen.
Gemäß dem Stand der Technik werden integrierte Halbleiterschaltungen häufig dadurch hergestellt, daß auf der Hauptfläche eines halbleitenden Siliciumkörpers Ausnehmungen gebildet werden und diese Ausnehmungen dann durch selektives Oxidieren mit Siliciumdioxid ausgefüllt werden, wobei typischerweise Siliciumnitridschichten als Masken verwendet v/erden. Hierdurch werden eingelassene Oxid-Trennzonen geschaffen, die unterschiedliche Schaltungsabschnitte elektrisch trennen sollen. Bei der herkömmlichen thermischen Oxidwachstumsverfahren zum Auffüllen der Ausnehmungen mit Oxid entstehen jedoch unerwünschte Strukturen an den Kanten der Ausnehmung, die als "Vogelschnäbel" (bird's beak) und "Vogelköpfe (bird's head) oder Kämme bezeichnet werden. Dieses Problem ist beispielsweise erläutert in "Topology of Silicon Structures with
130067/0577
Recessed SiO3'1 von E. Bassous, H. N. Yu und V. Maniscalco, J.'Electrochem. Soc., Nov. 1976, Vol. 123, Nr. 11, Seiten 1729 - 1737 und der US-PS 4 002 511 (Magdo u. a.).
Speziell ist in der US-PS 4 002 511 eine Methode zum Verringern des "Vogelschnabel"-Problems vorgeschlagen, gemäß dem die Stärke der Siliciumnitridmaske derart erhöht v/ird, daß sie einen Teil des freiliegenden Siliciums kontaktiert und abdeckt. Aufgrund des isotropen Wachsens des Oxids von sämtlichen Oberflächen der Ausnehmung aus bildet sich aber dennoch ein Vorsprung oder "Vogelkopf" in der Nähe der Oberflächenkante des eingelassenen Oxid-Trennbereichs. Weiterhin bildet sich bis zu einem gewissen Ausmaß ein "Vogelschnabel"-Vorsprung aus, speziell dann, wenn eine weitere Oxidschicht in der Nähe des Siliciums vorhanden ist. Daher mangelt es den bekannten integrierten Schaltkreisen an der gewünschten Ebenheit und Gleichförmigkeit. Demgemäß gestaltet sich die anschließende Ausbildung von darüberliegenden Schichten dielektrischen und leitenden Materials schwierig und allgemein wenig zufriedenstellend.
In der US-PS 3 958 040 (Webb) ist eine Methode zum Verringern des "Vogelkopfs" offenbart, gemäß der das Wachsen des Siliciumdioxids von den Seitenwänden der Ausnehmungen verhindert wird durch eine Maskierungsschicht aus Siliciumnitrid auf diesen Seitenwänden, um eine glattere Oberfläche des sich in der Aus-
130067/0577
— ο —
nehmung bildenden Oxids zu erhalten. Eine derartige Methode jedoch führt in der Praxis nicht zu einer zufriedenstellend glatten Oberfläche, die eine zufriedenstellende weitere Verarbeitung ermöglicht. Für gewöhnlich beobachtet man auf der oberen Fläche des eingelassenen Oxids Eindrücke.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs erläuterten Art anzugeben, mit dem integrierte Schaltkreise gebildet werden, die eingelassene Oxid-Trennzonen aufweisen, welche im wesentlichen plan und frei von nennenswerten Oberflächenauswüchsen oder -höckern sind.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
In einem speziellen Ausführungsbeispiel der Erfindung v/erden die gesamten Seitenwandungsabschnitte der Ausnehmungen zuerst mit Siliciumdioxid beschichtet und dann selektiv mit einer Siliciumnitridschicht maskiert, wodurch bekanntermaßen die Geschwindigkeit des Oxidwachstums von dem darunterliegenden Silicium aus verringert wird. Ein Verfahren zum Bereitstellen einer derartigen selektiven Maske besteht darin, über die gesamte Oberfläche des Halbleiterkörpers eine Siliciumnitridschicht niederzuschlagen, nachdem die Ausnehmungen dirch isotropes Ätzen gebildet sind. Dann können in besonders zweckmäßiger
130067/0577
3105377
Weise geradlinige Ätzverfahren, wie beispielsweise reaktives Zerstäubungsätzen (reaktives Ionen- oder Plasmaätzen) oder chemisches nichtreaktives Zerstäubungs'Stzen (nichtreaktives Ionenätzen) angewendet werden, um das gesamte Siliciumnitrid auf dem Grund (nicht jedoch an den Seiten) der Ausnehmungen zu entfernen. Dadurch wird das unter dem Boden der Ausnehmungen liegende. Silicium dem anschließenden Oxidationsvorgang ausgesetzt. Folglich setzt anschließend ein ungehindertes thermisches Oxidwachstum ein, ausgehend von dem Boden oder Grund der Ausnehmungen, während ein nur relativ geringes Wachstum anstelle von praktisch keinem Wachstum von den Seitenwänden her erfolgt, wie es erfindungsgemäß wünschenswert ist.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert. Die Fig. 1 bis 5 zeigen einen Ausschnitt eines Silicium-Halbleiterwafers, in dem eine Oxid-Trennzone ausgebildet wird, und zwar deuten die Figuren nacheinander verschiedene Verarbeitungsstufen an. Die Figuren sind nicht maßstabsgetreu.
Fig. 1 zeigt einen Abschnitt 10 eines Einkristall-Silicium-Halbleiterkörpers oder Wafers, der ausgehend von einer Ursprungs-Siliciumschicht 11 durch epitaktisches Wachsen gebildet wurde. In bekannter Weise werden Halbleitervorrichtungen im allgemeinen in großer Zahl als Teil eines relativ großen, im wesent-
130067/0577
lichen kreisförmigen Wafers aus Halbleitermaterial hergestellt. Der Wafer wird am Schluß in einzelne Bauelemente unterteilt, die für gewöhnlich als "Chips" bezeichnet werden. Die folgende Beschreibung der Ausführung der vorliegenden Erfindung bezieht sich lediglich auf einen solchen Ausschnitt eines Chips, in dem eine Oxid-Trennzone gebildet wird. Es versteht sich, daß die beschriebenen Verfahrensschritte auf einen gesamten Wafer anwendbar sind, aus dem mehrere derartige Chips gebildet werden. Weiterhin wird bei der folgenden Beschreibung eine detaillierte Erläuterung der Halbleiterbauelement-Fertigungsschritte fortgelassen, wie beispielsweise eine Erläuterung der Dotierung mittels Diffusion oder Ionenimplantation, das epitaktische Aufwachsen (falls notwendig), Maskierverfahren, Materialniederschlagsverfahren usw. Diese Verfahren sind aus dem Stand der Technik bekannt.
Bei einer herkömmlichen Form eines Halbleiterelements wird durch epitaktisches Aufbringen einer monokristallinen Siliciumschicht 13 auf die Oberseite der Ausgangs-Siliciumschicht 11 gebildet, die Schicht 13 ist für gewöhnlich vom entgegengesetzten Leitungstyp wie die Ausgangsschicht 11. Beispielsweise ist die Schicht 11 halbeigenleitend, d. h. Jf-leitend, während die Schicht 13 schwach N-leitend ist. Die Verbindungsstelle zwisiien diesen beiden Zonen entgegengesetzten Leitungstyps
130067/0577
ist. durch eine gebrochene Linie 12 angedeutet. Dann werden in' bekannter Weise durch selektives Maskieren und Dotieren PN-Übergänge 17 und 18 auf der Oberseite der Epitaxialschicht 13 gebildet, welche die Grenzen der Zonen eines anderen Leitungstyps definieren. Im allgemeinen wird eine gegebene eingelassene Oxid-Trennzone 29 (Fig. 5) an einem Teil seiner Grenze 28 von einem oder mehreren solchen PN-Übergängen geschnitten, dies ist jedoch nicht notwendigerweise der Fall. In bekannter Weise stellen die von den PN-Ubergängen definierten P- und N-Zonen Abschnitte aktiver Bauelemente dar, die Elemente des integrierten Schaltkreises bilden. Die Elemente sind normalerweise sämtlich an der ursprünglichen ebenen Hauptoberfläche 19 des Körpers 10 gelegen.
Als nächstes wird eine Siliciumdioxidschicht 14 durch thermische Oxidation über der gesamten Oberfläche des Wafers gebildet. Dann wird eine Siliciumnitridschicht 15 durch Niederschlagung auf der Siliciumdioxidoberfleiche gebildet. Die Siliciumdioxidschicht 14 besitzt eine Stärke, die gewöhnlich in dem Bereich von 10 bis 50 Nanometer, typischerweise von 30 bis 40 Nanometer liegt. Die Siliciumnitridschicht 15 besitzt eine Stärke von typischerweise 120 bis 250 Nanometer, vorzugsweise von 150 bis 180 Nanometer. Das heißt, das Nitrid hat eine Stärke, die ausreicht, daß anschließende Verarbeitunasschritte die Oxidations-Maskierungseigenschaft dieser Nitrid-
130067/0577
schicht nicht spürbar beeinflussen. Dann wird eine zweite Siliciumdioxidschicht 16 mit eiler Stärke von typischerweise 100 Nanometer auf der Siliciumnitridschicht 15 niedergeschlagen. Diese Oxidschicht 16 weist ein Muster auf, welches an denjenigen Stellen, die über den letztlich gewünschten Ausnehmungen liegen, öffnungen besitzt. Typischerweise werden Photolack und Flußsäure verwendet, wodurch dann die Ausbildung eines Musters in der Siliciumnitridschicht 15 ermöglicht wird. Durch aufeinanderfolgendes Anwenden von Ätzlösungen, nämlich wäßriger (typischerweise etwa 160 bis 180 0C) heißer Phosphorsäure zum Ätzen der Siliciumnitridschicht 15 und gepufferter Flußsäure zum Ätzen der Siliciumdioxidschicht 14, werden öffnungen 21 durch die Schichten 16, 15 und 14 hindurch ausgebildet, um die Siliciumoberflache 19 (vgl. Fig. 1) an der Stelle, wo die Oxid-Trennzone gewünscht ist, freizulegen. Vorteilhafterweise ist die zweite Oxidschicht 16 hinreichend dicker als die erste Oxidschicht 14, so daß eine Stärke der zweiten Oxidschicht 16 verbleibt, die zum Schützen der Nitridschicht 15 während des anschließenden Ätzens des Siliciums zum Ausbilden der Ausnehmung 22 verbleibt (Fig. 2).
Dann wird der Körper 10 mit einem isotropen Ätzmittel (für Silicium) behandelt, um die Ausnehmung 22 (Fig. 2) zu bilden, welche die Trennzone definiert. In solchen Strukturen, in denen ein PN-Übergang dann die Ausnehmung irgendwo schneidet,
130067/0577
ist es wichtig, daß das Ätzmittel so ausgewählt wird, daß es im wesentlichen isotrop ist, selbst wenn die PN-Ubergänge an den Grenzen der Leitungszonen gewöhnlich anders gekennzeichnet sind durch im v/esentlichen unterschiedliche Ätzgeschwindigkeiten für P- und N-SiIicium, wenn nicht eine beschränkte Klasse von Ätzmitteln verwendet wird. Selbstverständlich
kann eine umfangreichere Klasse von Ätzmitteln verwendet werden, wenn an der Ausnehmung kein PN-Übergang vorliegt. Eine
für den genannten Zweck speziell brauchbare Ätzmethode, die
sich speziell bei dem Vorhandensein eines PN-Übergangs an der Ausnehmung eignet, ist das Gas-Ätzen, wobei das reaktive Mittel atomares Fluor ist, wie es z. B. in einem Artikel von
D. L. Flamm beschrieben ist, der den Titel "Measurements and Mechanisms of Etchant Production During the Plasma Oxidation of CF4 and C_F-", veröffentlicht in Solid State Technology,
Vol. 22, Nr. 4, Seiten 109 - 116 (April 1979) trägt. Eine
weitere im wesentlichen isotropische Ätzme.thode, die besonders zweckmäßig ist, wenn an der Ausnehmung kein PN-Übergang vorliegt, besteht beispielsweise in dem Ätzen mittels einer Lösung, die eine relativ geringe Konzentration von Chromtrioxid in wäßriger Flußsäure aufweist, so z. B. eine wäßrige Lösung mit 10 Gew.-% Flußsäure, etwa 1 Gew.-% Chromtrioxid, wobei
die Lösung bei einer Temperatur von etwa 23 0C angewendet wird. Da dieser Ätzvorgang im wesentlichen isotrop verläuft, schreiten die Ätzgrenzen im wesentlichen gleichförmig für alle frei-
130067/0577
liegenden Oberflächen fort, welche Viertelkreise aufweisen, deren Mittelpunkte an der unteren Spitze der überhängenden Abschnitte der durch die Schichten 14 und 15 gebildeten Oxid-Nitridmaske liegen. Auf diese Weise wird die Maske bis zu der Grenzlinie 28 der Ausnehmung 22 unterschnitten.
Wie es aus dem Stand der Technik bekannt ist, erzeugt das Wachsen von Siliciumoxid, das in der Ausnehmung zu erfolgen hat, an Oxidvolumen etwa das 2,3-fache des Volumens des SiIiciums, welches verbraucht wird. Folglich werden Ausnehmungen bis zu etwa 56 % der Tiefe des letztlich gewünschten Oxid-Trennbereichs geätzt, wodurch die Dicke des Ausnehmungsoxids eingestellt wird, welches von der Oberseite zu entfernen ist, wie es unten erläutert wird. Für eine endgültige Oxidtiefe von 1 Mikrometer beispielsweise wird das Silicium auf eine Tiefe von etwa 554 Nanometer geätzt. Dies wird unten noch eingehend erläutert. In der hier geschilderten Struktur ist es wünschenswert, daß die Oxid-Trennzonen in ihrem endgültigen Zustand durch die Epitaxialschicht 13 hindurch reichen und die Ausnehmungen werden hierzu ausreichend tief gebildet, indem für die Ausbildung der Ausnehmungen ausreichend lange geätzt wird.
Wie in Fig. 3 angedeutet ist, wird das freiliegende Silicium in der Ausnehmung durch thermisches Trocken-Oxidwachsen mit
130067/0577
einer dünnen Schicht 23 aus Siliciumdioxid überzogen. Diese Schicht ist typischerweise 10 Nanometer dick bei einer Oxid-Trennzone 29, die etwa 1000 Nanometer tief ist. Vorzugsweise überzieht diese Oxidschicht 22 die gesamten Seitenwände der Ausnehmung 22, so daß während des anschließenden Wachsens der Oxid-Trennzone lediglich ein begrenztes gleichzeitiges Oxidwachsen unter geringfügiger Unterstützung durch die dünne Oxidschicht 23 auf den Seitenwänden der Oxid-Trennzone unterhalb der Nitridmaske 24 (Fig. 4) erfolgt. Dann wird, wie in Fig. 3 angedeutet ist, die gesamte obere Fläche des Halbleiterwafers einem Niederschlagungsprozeß ausgesetzt, um eine dünne Schicht 24' aus Siliciumnitrid zu bilden.
Eine geeignete und bekannte Methode zum Niederschlagen von Siliciumnitrid (Schichten 15 oder 24') ist die chemische Dampfniederschlagung, bei der die Reaktion bei einer erhöhten Temperatur von Siliclumwasserstoff und Ammoniak verwendet wird. Beispielsweise wird bei dem chemischen Dampfniederschlagen von Siliciumnitrid die pyrolytische Reaktion von mit einer
Strömungsgeschwindigkeit von 17 cm /min strömendem Silan (SiHj und mit 3 1 pro Minute strömendem Ammoniak (NH ) in einem Trägergas, wie beispielsweise Stickstoff in einem Temperaturbereich zwischen 600 und 850 0C verwendet. Eine typische Niederschlagungsgeschwindigkeit beträgt 20 Nanometer pro Minute.
130067/0577
Die gewählte Dicke der Nitridschicht 24' ist direkt bezogen auf die Dauer des Oxidationsvorgangs, und somit indirekt bezogen auf die letztliche Tiefe der Oxid-Trennzone. Die Abschnitte der Nitridschicht 24 (Fig. 4), welche die Seitenwände der Ausnehmung maskieren, speziell das obere Ende der Bauelementoberfläche, sollten während des anschließenden Trennzonen-Oxidwachs turns Vorgangs nicht verbraucht werden. Speziell wurde herausgefunden, daß bei einer Oxid-Trennzone mit einer endgültigen Tiefe von einem Mikrometer (TOOO Nanometer) eine Nitridschicht 24' mit einer Stärke von etwa 50 Nanometer zufriedenstellend ist. Bei einer Trennoxidtiefe von 2 Mikrometer ist eine Stärke der Nitridschicht von etwa 80 Nanometer zufriedenstellend.
Wie in Fig. 4 durch Pfeile 25 angedeutet ist, wird zum Entfernen unerwünschten Siliciumnitrids die Oberfläche des Wafers als nächstes einem anisotropen "geradlinigen" Zerstäubungsätzvorgang ausgesetzt, beispielsweise einem Bombardement mit in parallelen Strahlen laufenden Argonionen. Mit "geradlinigem" Ätzen ist hier gemeint, daß lediglich die oberen Abschnitte 26 und die unteren Abschnitte 27 der Nitridschicht 24' entfernt werden, welche den (vertikalen) Linien 25 der Beschußrichtung ausgesetzt sind. Die Abschnitte 24 in dem von den überhängenden Schichten 14 und15 gebildeten Schatten werden nicht entfernt. Beispielsweise wird Argongas bei einem Druck von etwa 10 Mikro-
130067/0577
meter Hg mit etwa 20 % Sauerstoff zum Passivieren von aus Elektroden oder den Seitenwandungen des Behälters kommenden Aluminiums in einer Entladung verwendet, die einen Dunkelrautn-Spannungsabfall von etwa 2 Kilovolt und einen Leistungsdichte-
2
pegel von etwa 1 Watt/cm bei einer Frequenz von etwa 13,56 MHz aufweist.
Bei einem anderen, nicht so günstigen alternativen Verfahren zum Entfernen unerwünschten Siliciunnitrids wird die Oberfläche des Wafers einer geradlinigen Ionenimplantation mit parallel laufenden Sauerstoffatomen ausgesetzt. Bei dieser Implantation handelt es sich um eine relativ niederenergetische flache Implantation, die so ausgelegt ist, daß lediglich die Oberflächenschicht 24' berührt ist. Eine Dosis von etwa
17 2
2 χ 10 Atomen/cm bei etwa 15 keV erzeugt eine Sauerstoffkonzentration von etwa 10 % in der freiliegenden Nitridschicht. Die geschätzte Sauerstoffeindringtiefe beträgt 25 Nanometer. Insbesondere wird zusätzlich zu dem Implantieren von Sauerstoff in die Schicht 24' auf der Oberseite des Wafers durch den Vorgang wirksam Sauerstoff lediglich in den unteren Boden-Schichtabschnitt 27 und den oberen Oberflächenabschnitt 26 implantiert, wobei die Seitenwandabschnitte 24, die von der überhängenden Oxid-Nitrid-Maske geschützt sind, unberührt. Die so beaufschlagten und mit Sauerstoff implantierten Abschnitte der Nitridschicht werden bis zu einer Tiefe von etwa 20 bis 25 Nano-
130067/0577
~ Ib ~
meter zerstäubt. Hierdurch wird das verbleibende Nitrid zu Silicium-Oxinitrid umgewandelt, das eine thermische Oxidation nicht verhindert, das aber bei Wärmebehandlung etwa genauso schnell oxidiert wie das darunterliegende Silicium.
Als nächstes wird der Wafer 10 einem thermischen Oxidationsvorgang ausgesetzt, der auf mehrere unterschiedliche Arten durchgeführt werden kann, typischerweise bei Temperaturen im Bereich von 900 bis 1100 0C bei Vorliegen einer Oxidationsatmosphäre wie beispielsweise Wasserdampf oder reinem Sauerstoff oder beidem. Es wurde außerdem herausgefunden, daß es in einigen Fällen vorteilhaft ist, dieses thermische Oxidieren bei erhöhtem Druck durchzuführen, welcher den Vorgang beschleunigt und dadurch geringere Temperaturen ermöglicht. Durch diesen Vorgang wird das an der Ausnehmung befindliche Silicium in ein Oxid umgewandelt, beginnend an der Grundfläche der Ausnehmung und fortschreitend nach oben und zur Seite, da das unter der Oxidschicht 23 entlang den Seitenwänden der Ausnehmung 22 liegende Silicium ebenfalls langsam oxidiert. Dieses thermische Oxidwachsen in der Ausnehmung 22 wird fortgesetzt, bis das sich ergebende gewachsene Oxid in der Ausnehmung eine Stärke von etwa 1120 Nanometer in dem dargestellten Beispiel erreicht, in dem eine endgültige Trennoxidstärke von 1000 Nanometer gewünscht wird. Erfindungsgemäß führt die Siliciumdioxidschicht 23 tatsächlich zu der Bildung einer glatteren und planeren Oxidschicht 29 (Fig. 5), als es ohne die Schicht 23 der Fall wäre. Es wird angenommen,
130067/0577
daß die Schichten 23 und 24 anstatt die Seitenwände vollständig zu maskieren ein gesteuertes Oxidwachstum ermöglichen, das von den Seitenwänden ausgeht und zu einer Oberflächen-Ebenheit führt. Eine relativ dickere Schicht 23 führt im allgemeinen zu mehr Oxidwachstum von der Seitenwand.
Da das sich ergebende gewachsene eingelassene Oxid (Ausnehmungsoxid) dazu neigt, sich in unerwünschter Weise seitwärts in später Transistorschaltungen bildende Bereiche zu erstrecken, ist es wünschenswert, dieses "überschüssige" Ausnehmungsoxid auf der Seite der Kanten der Ausnehmung zu entfernen. Typischerwefee wird durch Ätzen von etwa 115 Nanometer des Oberflächenoxids ein derartiges Entfernen überschüssigen Ausnehmunosoxids sichergestellt. Eine im wesentlichen plane Gesamtoberfläche (Fig. 5), die durch die Oberflächenteile des verbleibenden Ausnehmungsoxids und der restlichen Oberfläche der Epitaxialschicht 13 gebildet wird, wird in geeigneter Weise dadurch erhalten, daß sukzessive die Siliciumdioxidschicht 1G, die Nitridschicht 15 und die Siliciumdioxidschicht 14 und eine qeeignete Dicke des Ausnehmungsoxids weggeätzt werden (dies bedeutet eine Entfernung sämtlichen "überschüssigen" Oxids) . Speziell kann die Nitridschicht 15 dadurch entfernt v/erden, daß mit (160 - 180 °C) heißer Phosphorsäure geätzt wird; die Siliciumdioxidschicht 14 kann dadurch entfernt werden, daß mit gepufferter Flußsäure geätzt wird, die dann auch das überschüssige
130067/0577
Ausnehmungsoxid fortätzt.
Beispielsweise bedingt die Entfernung der Nitridschicht 15 mit heißer Phosphorsäure außerdem die gleichzeitige Entfernung von 0,5 Nanometer pro Minute der Ätzzeit von Siliciumdioxid in dem Ausnehmungsbereich. Typischerweise werden insgesamt 15 Nanometer dieses Siliciumdioxids auf diese Weise durch die Phosphorsäure während einer Ätzzeit von 30 Minuten bei einer Entfernung von 150 Nanometer Siliciumnitrid entfernt. Dann entfernt das Fortbringen der Siliciumdioxidschicht 14 mit der Flußsäure während einer Ätzzeit von 30 Sekunden dann auch 50 Nanometer von dem oberen Material des Ausnehmungsoxids. Schließlich werden bei Ätzen mit Flußsäure während zusätzlicher 30 Sekunden Ätzzeit zusätzliche 50 Nanometer des Ausnehmungsoxids entfernt. Somit sollte für 1000 Nanometer dickes Trennoxid in der Ausnehmung die Tiefe der Ausnehmung 1000 - 0,44 χ (1000 + 115) = 510,4 Nanometer betragen, um eine insgesamt planare Topographie zu erhalten. Wie in Fig. 5 angedeutet ist, wird auf diese Weise eine Oxid-Trennzone 29 gebildet, die in ihrer Tiefe wenigstens die Grenze 12 der Epitaxialschicht 13 erreicht und die eine im wesentlichen Plane Oberfläche aufweist aufgrund der Kombination des sich ergebenden verringerten Volumens des Siliciumoxids, das von den maskierten Seitenwandungen der Ausnehmungen erzeugt wird, und des anschließenden Ätzens des überschüssigen Ausnehmungsoxids.
130067/0577
Wenngleich die Erfindung anhand des oben erläuterten Ausführungsbeispiels beschrieben wurde, können verschiedene Abwandlungen vorgenommen werden, ohne vom Grundgedanken der Erfindung abzuweichen. So z. B. können zusätzlich zu den oben erläuterten reaktiven Ionenntz- oder Sauerstoffiinnlantationri-methoden zum selektiven Bilden der Siliciumnitridmaske 23 weitere Plasma- und Zerstäubungsätzmethoden angewendet werden, die einen "Geradeauseffekt" bewirken, wenn bei relativ geringen Drücken gearbeitet wird, uradie Maskierschicht am Boden der Ausnehmungen zu entfernen. Es können auch andere selektive Abtragmethoden herangezogen werden, durch die denselben Zweck erfüllen, wodurch der Fachmann in die Lage versetzt wird, die vorliegende Erfindung auszuführen, nämlich das verminderte Oxidwachstum von den Seitenwänden der Ausnehmungen vorzusehen, in denen die Trennzone gebildet wird. Ferner kann die Dicke der Siliciumdioxidschicht 23, die bei der Ausführung der Erfindung nützlich ist, gewöhnlich in dem Bereich von etwa 5 bis 30 Nanometer oder mehr liegen, abhängig von der gewünschten Tiefe der Ausnehmung 22.
130067/0577
Leerseite

Claims (8)

  1. BLUMBACH . WESER BSRCEH . KRATER
    PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
    Patentconsult Radeckestraße 43 8000 München 60 Telefon (C89) 883603/883604 Telex 05-212313 Telegramme Patentconsull Peionlconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Patentconsdt
    Western Electric Company, Incorporated
    New York, N.Y., USA Kahng 35
    Verfahren zum Herstellen von Halbleiterschaltkreisen
    Patentansnrüche
    / Verfahren zum Herstellen von Halbleiterschaltkreisen in ejnem halbleitenden Siliciumkörper (10), bei dem durch thermisches Oxidwachstum in einer Ausnehmung (22) des Körpers (10) eine Oxid-Trennzone gebildet wird, während die Wachstumsgeschwindigkeit an einer Seitenwand der Ausnehmung (22) im Vergleich zum Wachsen des Grundes der Ausnehmung durch eine Maske (24) auf der Seitenv/and vermindert wird, dadurch gekennzeichnet , daß die Seitenwand vor dem Oxidwachstuw in der Ausnehmung (22) mit einer thermisch gewachsenen Siliciumdioxidschicht (23) überzogen wird und daß die Maske die SiIiciumdioxidschicht überdeckt.
    München: R. Kramer Dipl.-Ing. · W. Wesor Dipl.-Phys. Dr. rer. nut. · ü, Hoffmann Dipl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Prof. Dr. jur. Dipl.-Ing., Pot.-Asc, Pat.-Anw. bis 1979 · G. Zwirner Dipl.-Ing. Dip!.-W.-Ing.
    130067/0577
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ausnehmung durch im wesentlichen isotropes Ätzen eines beschränkten Abschnitts einer ursprünglich im wesentlichen planen Oberfläche des Körpers (10) gebildet wird.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der Siliciumdioxidschicht (23) im Bereich von 5 bis 30 Nanometer liegt und daß die Maske (24) eine Siliciumnitridschicht ist, die eine vollständige Seitenwand der Ausnehmung (22) abdeckt.
  4. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der Siliciumdioxidschicht (23) etwa 10 Nanometer beträgt und daß die Maske eine Siliciumnitridschicht mit einer Stärke im Bereich zwischen 120 und 250 Nanometer ist.
  5. 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Dicke der Siliciumnitridschicht etwa 150 bis 180 Nanometer beträgt.
  6. 6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die gesamte Oberfläche der Ausnehmung (22) mit Siliciumdioxid und einem Maskenmaterial abgedeckt wird und daß diese beiden Schichten.anschließend überall außer der
    130067/0577
    Seitenwand entfernt werden, um die Maske (24) zu bilden, die die Siliciumdioxidschicht (23) überdeckt.
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß zum Entfernen das Maskenschichtmaterial am
    Grund der Ausnehmung durch Ionenätzen entfernt wird, indem
    eine die Kanten der Ausnehmung (22) überragende Schicht als
    Schattenmaske gegen das Ionenätzen verwendet wird.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß es sich bei dem Ionenätzen um reaktives Ionenätzen handelt.
    130067/0577
DE19813108377 1980-03-10 1981-03-05 Verfahren zum herstellen von halbleiterschaltkreisen Withdrawn DE3108377A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/128,841 US4271583A (en) 1980-03-10 1980-03-10 Fabrication of semiconductor devices having planar recessed oxide isolation region

Publications (1)

Publication Number Publication Date
DE3108377A1 true DE3108377A1 (de) 1982-02-18

Family

ID=22437245

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19813108377 Withdrawn DE3108377A1 (de) 1980-03-10 1981-03-05 Verfahren zum herstellen von halbleiterschaltkreisen

Country Status (6)

Country Link
US (1) US4271583A (de)
JP (1) JPS56140646A (de)
DE (1) DE3108377A1 (de)
FR (1) FR2477773A1 (de)
GB (1) GB2071911A (de)
NL (1) NL8101122A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3402825A1 (de) * 1983-01-31 1984-08-02 Hitachi, Ltd., Tokio/Tokyo Halbleiteranordnung mit isolationsnut und herstellungsverfahren

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4372033A (en) * 1981-09-08 1983-02-08 Ncr Corporation Method of making coplanar MOS IC structures
US4563227A (en) * 1981-12-08 1986-01-07 Matsushita Electric Industrial Co., Ltd. Method for manufacturing a semiconductor device
US4443932A (en) * 1982-01-18 1984-04-24 Motorla, Inc. Self-aligned oxide isolated process and device
JPS58135655A (ja) * 1982-02-08 1983-08-12 Nippon Telegr & Teleph Corp <Ntt> 酸化膜を有する半導体装置の製造方法
US4661832A (en) * 1982-06-30 1987-04-28 International Business Machines Corporation Total dielectric isolation for integrated circuits
JPS5976444A (ja) * 1982-10-26 1984-05-01 Toshiba Corp 半導体装置の製造方法
JPS59202648A (ja) * 1983-05-02 1984-11-16 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4519128A (en) * 1983-10-05 1985-05-28 International Business Machines Corporation Method of making a trench isolated device
US4569117A (en) * 1984-05-09 1986-02-11 Texas Instruments Incorporated Method of making integrated circuit with reduced narrow-width effect
NL8401711A (nl) * 1984-05-29 1985-12-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin plaatselijk een verzonken oxidelaag is aangebracht.
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
US4663832A (en) * 1984-06-29 1987-05-12 International Business Machines Corporation Method for improving the planarity and passivation in a semiconductor isolation trench arrangement
US4600445A (en) * 1984-09-14 1986-07-15 International Business Machines Corporation Process for making self aligned field isolation regions in a semiconductor substrate
JPS6184023A (ja) * 1984-09-29 1986-04-28 Mitsubishi Electric Corp パタ−ン形成方法
US4631219A (en) * 1985-01-31 1986-12-23 International Business Machines Corporation Growth of bird's beak free semi-rox
JPH0715937B2 (ja) * 1985-02-26 1995-02-22 沖電気工業株式会社 半導体集積回路装置の製造方法
US4583281A (en) * 1985-03-13 1986-04-22 General Electric Company Method of making an integrated circuit
IT1200725B (it) * 1985-08-28 1989-01-27 Sgs Microelettronica Spa Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa
JPS6281727A (ja) * 1985-10-05 1987-04-15 Fujitsu Ltd 埋込型素子分離溝の形成方法
US4696095A (en) * 1986-03-27 1987-09-29 Advanced Micro Devices, Inc. Process for isolation using self-aligned diffusion process
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
FR2605800B1 (fr) * 1986-10-24 1989-01-13 Thomson Semiconducteurs Procede de fabrication d'un composant mos
US4755477A (en) * 1987-03-24 1988-07-05 Industrial Technology Research Institute Overhang isolation technology
US4775644A (en) * 1987-06-03 1988-10-04 Lsi Logic Corporation Zero bird-beak oxide isolation scheme for integrated circuits
JP2677577B2 (ja) * 1988-01-29 1997-11-17 株式会社東芝 半導体装置の製造方法
IT1225636B (it) * 1988-12-15 1990-11-22 Sgs Thomson Microelectronics Metodo di scavo con profilo di fondo arrotondato per strutture di isolamento incassate nel silicio
KR100211547B1 (ko) * 1996-10-29 1999-08-02 김영환 반도체 소자의 필드 산화막 형성방법
US7615434B2 (en) * 2006-03-24 2009-11-10 United Microelectronics Corp. CMOS device and fabricating method thereof
CN102104017A (zh) * 2010-11-16 2011-06-22 无锡中微晶园电子有限公司 一种cmos有源区隔离工艺

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761327A (en) * 1971-03-19 1973-09-25 Itt Planar silicon gate mos process
GB1437112A (en) * 1973-09-07 1976-05-26 Mullard Ltd Semiconductor device manufacture
US4002511A (en) * 1975-04-16 1977-01-11 Ibm Corporation Method for forming masks comprising silicon nitride and novel mask structures produced thereby
US3966514A (en) * 1975-06-30 1976-06-29 Ibm Corporation Method for forming dielectric isolation combining dielectric deposition and thermal oxidation
JPS5253679A (en) * 1975-10-29 1977-04-30 Hitachi Ltd Productin of semiconductor device
US4219369A (en) * 1977-09-30 1980-08-26 Hitachi, Ltd. Method of making semiconductor integrated circuit device
US4209349A (en) * 1978-11-03 1980-06-24 International Business Machines Corporation Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3402825A1 (de) * 1983-01-31 1984-08-02 Hitachi, Ltd., Tokio/Tokyo Halbleiteranordnung mit isolationsnut und herstellungsverfahren
US4657630A (en) * 1983-01-31 1987-04-14 Hitachi, Ltd. Method for manufacturing semiconductor device having isolating groove

Also Published As

Publication number Publication date
FR2477773A1 (fr) 1981-09-11
JPS56140646A (en) 1981-11-04
GB2071911A (en) 1981-09-23
US4271583A (en) 1981-06-09
NL8101122A (nl) 1981-10-01

Similar Documents

Publication Publication Date Title
DE3108377A1 (de) Verfahren zum herstellen von halbleiterschaltkreisen
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3841588C2 (de)
DE2951734C2 (de)
DE1614540C3 (de) Halbleiteranordnung sowie Verfahren zu ihrer Herstellung
DE3706127C2 (de)
DE3334624C2 (de)
DE2546564A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte anordnung
DE2615754C2 (de)
DE2707693C3 (de) Verfahren zum Herstellen von dotierten Zonen einer bestimmten Leitungsart in einem Halbleitersubstrat mittels Ionenimplantation
DE2611158A1 (de) Verfahren zum herstellen von oeffnungen in siliciumkoerpern
DE2626739A1 (de) Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen
DE2414033A1 (de) Verfahren zur herstellung von halbleiterelementen
DE3933965C2 (de)
DE19634617A1 (de) Solarzelle
DE1564191B2 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen
DE2019655C2 (de) Verfahren zur Eindiffundierung eines den Leitungstyp verändernden Aktivators in einen Oberflächenbereich eines Halbleiterkörpers
DE2103468C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2641752B2 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE2365056A1 (de) Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche
DE3317222A1 (de) Verfahren zum herstellen einer halbleiterstruktur
DE2813673A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE1803024A1 (de) Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung
EP0257328B1 (de) Verfahren zur Stabilisierung von pn-Übergängen

Legal Events

Date Code Title Description
8130 Withdrawal