JPS58135655A - 酸化膜を有する半導体装置の製造方法 - Google Patents
酸化膜を有する半導体装置の製造方法Info
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- JPS58135655A JPS58135655A JP1761382A JP1761382A JPS58135655A JP S58135655 A JPS58135655 A JP S58135655A JP 1761382 A JP1761382 A JP 1761382A JP 1761382 A JP1761382 A JP 1761382A JP S58135655 A JPS58135655 A JP S58135655A
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- selective
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、半導体製造工程中の半導体装置における素子
間分離の九めの選択酸化膜の製造において５選択酸化膜
［端部領域での選択酸化膜の段差および突起が全くない
選択酸化膜の製造方法に関するものである〇 従来、シリコン半導体集積回路において、トランジスタ
素子間の分離領域の形成に選択酸化膜が使用されてきた
。通常の選択酸化膜の場合、酸化領域と非酸化領域の間
に酸化ｗｉ厚の約１．２６倍に和尚する表面段差が存在
し、この表面段差がその後の工程で形成する配−の断縁
の原因となり、集積１路の歩留まりｔ低下させていた０
従って酸化狭領域のシリコンＶｍ化前にあらかじめくほ
まゼておき、その後選択酸化することにより表面段差【
なくす方法（以下、埋め込み形選択酸化膜と略称する。
間分離の九めの選択酸化膜の製造において５選択酸化膜
［端部領域での選択酸化膜の段差および突起が全くない
選択酸化膜の製造方法に関するものである〇 従来、シリコン半導体集積回路において、トランジスタ
素子間の分離領域の形成に選択酸化膜が使用されてきた
。通常の選択酸化膜の場合、酸化領域と非酸化領域の間
に酸化ｗｉ厚の約１．２６倍に和尚する表面段差が存在
し、この表面段差がその後の工程で形成する配−の断縁
の原因となり、集積１路の歩留まりｔ低下させていた０
従って酸化狭領域のシリコンＶｍ化前にあらかじめくほ
まゼておき、その後選択酸化することにより表面段差【
なくす方法（以下、埋め込み形選択酸化膜と略称する。
）が行なわれていた。この埋め込み形選択酸化ａは第１
図に示すような工程で製造されていた０ 第１図＜＆）において、１はシリコンウニ１．２ａ熱酸
化課、３はＣＶＤ１ｉｉ化シリコン、４にホトリンで形
成したホトレジストでらる０第１図伽）において５にホ
トレジスト４ｔマスクとしてＣＶＤ１ｌ化シリコン３を
エツチングしたものであるｏ ｆ１４１図（ｃ） ＶＣ
オイて６は熱酸化１１１２ｔ−ｃＶＤ窒化シリコンをマ
スクとしてエツチングしたものでおるｏ７はＣＶＤ窒化
シリコン３と熱酸化１１６ｔマスクとしてエツチングし
九シリコンウエノ〜である０第１１１Ｗ （ｄ）にシい
て８線シリコン含熱酸化して形成した埋め込み形選択酸
化膜である０上記の第１図（ｄ）に示す熱酸化工程の際
、１１！化剤である迅０はシリコン表面から深さ方向に
拡散すると同時に、ＣＶＤ舅化シリコン５の１のシリコ
′ンに対してもＣｖ・Ｄ窒化膜５のバタンの窓あけされ
た境界を起点として横方向に拡散する０その結果選択酸
化［１８か窒化ａＳｔ−もち上けて選択酸化膜端部の鐵
化膜が４９上がる。この選択酸化ｉｍｔ集積回路の素子
分離用フィールド酸化膜に適用した場合、上記のちり上
がりによって生じた選択酸化膜端ｓの突起Ｈに微細な導
体配線の断線の原因となり、集積−路の歩留まり低下ｔ
もたらした。これを防ぐ手段として、導体配ｍ輪および
導体の濃厚を増大させ、ホトリンエ根に＆ける微細バタ
ン形成の障害となり。
図に示すような工程で製造されていた０ 第１図＜＆）において、１はシリコンウニ１．２ａ熱酸
化課、３はＣＶＤ１ｉｉ化シリコン、４にホトリンで形
成したホトレジストでらる０第１図伽）において５にホ
トレジスト４ｔマスクとしてＣＶＤ１ｌ化シリコン３を
エツチングしたものであるｏ ｆ１４１図（ｃ） ＶＣ
オイて６は熱酸化１１１２ｔ−ｃＶＤ窒化シリコンをマ
スクとしてエツチングしたものでおるｏ７はＣＶＤ窒化
シリコン３と熱酸化１１６ｔマスクとしてエツチングし
九シリコンウエノ〜である０第１１１Ｗ （ｄ）にシい
て８線シリコン含熱酸化して形成した埋め込み形選択酸
化膜である０上記の第１図（ｄ）に示す熱酸化工程の際
、１１！化剤である迅０はシリコン表面から深さ方向に
拡散すると同時に、ＣＶＤ舅化シリコン５の１のシリコ
′ンに対してもＣｖ・Ｄ窒化膜５のバタンの窓あけされ
た境界を起点として横方向に拡散する０その結果選択酸
化［１８か窒化ａＳｔ−もち上けて選択酸化膜端部の鐵
化膜が４９上がる。この選択酸化ｉｍｔ集積回路の素子
分離用フィールド酸化膜に適用した場合、上記のちり上
がりによって生じた選択酸化膜端ｓの突起Ｈに微細な導
体配線の断線の原因となり、集積−路の歩留まり低下ｔ
もたらした。これを防ぐ手段として、導体配ｍ輪および
導体の濃厚を増大させ、ホトリンエ根に＆ける微細バタ
ン形成の障害となり。
さらに多層配線時にその影響が大きく現われ集積回路の
１ＩＩＩ＠度化會さまたけた゛０本発９１１はこれらの
欠点を除去するために、遇択酸化換のも９上が９をもた
らすシリコン部分を１酸化膜度のちがいおよび酸化によ
るｌ＃脹貴を考鳳したエツチングによｐ予じめ除去し、
その後り度選択酸化ｔｆｒＩなうことｔ特徴とし、選択
緻化換の段差および突起をなくして半導体基板の戒面を
平坦化したもので、集ＭＲＩｇｌ路の歩留まｐ同上と導
体配線の高密度化をはかることを目的とする′もの、で
ある０ 前記の目的を達成するため、不発明は半導体装置の製造
工程において（ＩＬ）シリコン基板の上に薄い酸化膜゛
および第１のシリコン窒化膜を形成し、ホトエツチング
により該窒化膜、酸化膜の−Ｓを除去して、素子間分離
領域を形成する工程、（ｂ）＃素子間分離領域を選択的
に酸化する工１１．． （ｃ）鉄酸化ａｔエツチングで
除去する工程、（ｄ）前記の工程後シリコン基板上面に
比較的薄い酸化ａｔ影形成る工ａ、（ｅ）ａｌ化マスク
となる第２のシリコン窒化膜を全面に形成する・工程、
（ｆ）初めにホトエツチングされて残されて―る第１の
シリコン窒化膜バタンｔマスクとして、後で形成され要
請２のシリコン窒化ａｔエツチングしてバーズビーク部
分のシリコン基板側に第２のシリコ゛ン窒化１Ｉｔ−選
択的に残す工程、（ｇ）該窒化ｉｌ［ｔ−マスクとして
選択的にシリコン基板ｔＷ化する工程、以上の各工程を
含み。
１ＩＩＩ＠度化會さまたけた゛０本発９１１はこれらの
欠点を除去するために、遇択酸化換のも９上が９をもた
らすシリコン部分を１酸化膜度のちがいおよび酸化によ
るｌ＃脹貴を考鳳したエツチングによｐ予じめ除去し、
その後り度選択酸化ｔｆｒＩなうことｔ特徴とし、選択
緻化換の段差および突起をなくして半導体基板の戒面を
平坦化したもので、集ＭＲＩｇｌ路の歩留まｐ同上と導
体配線の高密度化をはかることを目的とする′もの、で
ある０ 前記の目的を達成するため、不発明は半導体装置の製造
工程において（ＩＬ）シリコン基板の上に薄い酸化膜゛
および第１のシリコン窒化膜を形成し、ホトエツチング
により該窒化膜、酸化膜の−Ｓを除去して、素子間分離
領域を形成する工程、（ｂ）＃素子間分離領域を選択的
に酸化する工１１．． （ｃ）鉄酸化ａｔエツチングで
除去する工程、（ｄ）前記の工程後シリコン基板上面に
比較的薄い酸化ａｔ影形成る工ａ、（ｅ）ａｌ化マスク
となる第２のシリコン窒化膜を全面に形成する・工程、
（ｆ）初めにホトエツチングされて残されて―る第１の
シリコン窒化膜バタンｔマスクとして、後で形成され要
請２のシリコン窒化ａｔエツチングしてバーズビーク部
分のシリコン基板側に第２のシリコ゛ン窒化１Ｉｔ−選
択的に残す工程、（ｇ）該窒化ｉｌ［ｔ−マスクとして
選択的にシリコン基板ｔＷ化する工程、以上の各工程を
含み。
半導体表面に対する段差および突起が全くない選択叡化
験を形成することを特徴とする半導体装置の製造方法を
発明の要旨とするものである。
験を形成することを特徴とする半導体装置の製造方法を
発明の要旨とするものである。
次に本発明の実施ガ會添附園面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲内で、槍々の変更あるいに改良を行いうろことは
云うまでもない０ｔｓｚ図（＆）〜（ｆ）は本発明の実
施例に２ける製造工程を示す。＠ ２ ｍ （ａ）にお
いて９はシリコンウニノ・（酸化可能な基板）％１２Ｆ
ｉホトレジストであるＯｕはホトレジスト１２ｔマスク
にしてエツチングし＊ＣＶＤｍ化１１で６り、１０はＣ
ＶＤ窒化１１ｔ−ｆｆスクにしてエツチングした熱酸化
膜でるる。第２図（ｂ）において１４はシリコンウニＩ
９ ｔ−選択酸化したものであるｏ１３は、ごの選択酸
化によって、エツチング（ａ！化ｌＩｌに変換）された
シリコンである０シリコンを熱酸化すると、酸化ｊｉｌ
Ｋにシリコン表面より酸化膜厚の約４５Ｘ相当下１１ｅ
Ｃ形成されるＯたとえば、最終的に選択酸化濃厚１ ｐ
ｐＩ＠に形成するためｒｃはシリコｙ１３のエツチング
に必ｇｌ！な酸化膜厚は約１．２μｍ（パッドの酸化膜
厚１０を考嵐しない場合ンとなる０（第３図参照）第２
図（Ｃ）において肋は選択酸化−１４ｔエツチングによ
り除去した後に残った素子゛領域上の熱酸化膜である０
この時現われる選択酸化膜端Ｓ領域のシリコン１３のス
ロープは選択酸化績端部の突起（バーズヘッド）の発生
を吸収させるのに相当するスロープとなっている。
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲内で、槍々の変更あるいに改良を行いうろことは
云うまでもない０ｔｓｚ図（＆）〜（ｆ）は本発明の実
施例に２ける製造工程を示す。＠ ２ ｍ （ａ）にお
いて９はシリコンウニノ・（酸化可能な基板）％１２Ｆ
ｉホトレジストであるＯｕはホトレジスト１２ｔマスク
にしてエツチングし＊ＣＶＤｍ化１１で６り、１０はＣ
ＶＤ窒化１１ｔ−ｆｆスクにしてエツチングした熱酸化
膜でるる。第２図（ｂ）において１４はシリコンウニＩ
９ ｔ−選択酸化したものであるｏ１３は、ごの選択酸
化によって、エツチング（ａ！化ｌＩｌに変換）された
シリコンである０シリコンを熱酸化すると、酸化ｊｉｌ
Ｋにシリコン表面より酸化膜厚の約４５Ｘ相当下１１ｅ
Ｃ形成されるＯたとえば、最終的に選択酸化濃厚１ ｐ
ｐＩ＠に形成するためｒｃはシリコｙ１３のエツチング
に必ｇｌ！な酸化膜厚は約１．２μｍ（パッドの酸化膜
厚１０を考嵐しない場合ンとなる０（第３図参照）第２
図（Ｃ）において肋は選択酸化−１４ｔエツチングによ
り除去した後に残った素子゛領域上の熱酸化膜である０
この時現われる選択酸化膜端Ｓ領域のシリコン１３のス
ロープは選択酸化績端部の突起（バーズヘッド）の発生
を吸収させるのに相当するスロープとなっている。
第２図（ｄ）の１６は熱酸化膜であり、 １７は減圧Ｃ
ＶＤ窒化シリコンであるｏ ｆａ ２崗（・）において
１９は反応性イオンエツチング技術でセル７アラインに
よｐＣＶＤ菫化シ窒化ンを異方性エツチングしたもので
ある。１８はＣＶＤ１ｌ化シリコン１９ｔ−マスクにし
てエツチングした熱酸化膜である。この時、＄２図（ａ
）の状ｌｉｔがバーズヘッドの発生を吸収させるスロー
プを傍った構造で杏現している。第２図（ｆ）において
２０にバーズヘッドが完全にシリコン表面に埋め込まれ
た選択酸化膜の形状である。熱酸化前にシリコンの酸化
によってもり上が９相当分だけ熱酸化によってエツチン
グされているため、熱酸化後に選択は化によって発生す
る突起は全くない。
ＶＤ窒化シリコンであるｏ ｆａ ２崗（・）において
１９は反応性イオンエツチング技術でセル７アラインに
よｐＣＶＤ菫化シ窒化ンを異方性エツチングしたもので
ある。１８はＣＶＤ１ｌ化シリコン１９ｔ−マスクにし
てエツチングした熱酸化膜である。この時、＄２図（ａ
）の状ｌｉｔがバーズヘッドの発生を吸収させるスロー
プを傍った構造で杏現している。第２図（ｆ）において
２０にバーズヘッドが完全にシリコン表面に埋め込まれ
た選択酸化膜の形状である。熱酸化前にシリコンの酸化
によってもり上が９相当分だけ熱酸化によってエツチン
グされているため、熱酸化後に選択は化によって発生す
る突起は全くない。
これに、選択酸化膜厚を増加させても同様の結果が得ら
れる。
れる。
これらの作用を簡単にｖｉＬ明すると次のよう４Ｃなる
。第３内因において２１はシリコン表面であり。
。第３内因において２１はシリコン表面であり。
２２ＨｃｖＤｘ化シリコン２３ｔマスクに酸化した第１
の選択酸化績である０遍択酸化換厚χ、を得ると） 選
択酸化膜厚端部はたとえは０．とへの角度で窒化シリコ
ン２３ｔ−も９あける。このとき酸化＊＊面は初めのシ
リコン表面よりａχ、だけもｐあかる。端部の窒化シリ
コンｎの角度はａθ、および＆０電となる。また、シリ
コン表１ｉｌｌは逆にｂχ、エツチングされ、端Ｓにｂ
＃、、ｂθ、の角度のスロープが形成される。第３図の
）において２４は選択酸化＠２２ｔエツチングにより除
去し、そのｖｋ１減圧ＣＶＤ１ｌ化シリコンを形成し、
窒化シリコン２３を７スクにエツチングにより形成され
九窒化シリコンである。器はこの窒化シリコンスと２３
ｔマスクに酸化した第２の選択酸化膜である０ここでま
た。＠３図叩上同様の作用により選択酸化１１１２５の
表面はシリコン１ 基板２１と同一平面に平坦化され
て形成される。第３因の中のａ、ｂはたとえばシリコｙ
ｔｓ、敵化した場合、おおよそａ ＝ ０．５５ 、
ｂ ＝ ０．４５となるＯｈに第１１！ｌ！１目の酸化
膜除去後のシリコン表面を示す。第４図に１以上の作用
をさらに簡単に説明したものである。第４図（Ａ）にお
いて２６に酸化の速いシリコン、２７は届より酸化の遅
いシリコン、２８は極めて酸化の遅いシリコンである。
の選択酸化績である０遍択酸化換厚χ、を得ると） 選
択酸化膜厚端部はたとえは０．とへの角度で窒化シリコ
ン２３ｔ−も９あける。このとき酸化＊＊面は初めのシ
リコン表面よりａχ、だけもｐあかる。端部の窒化シリ
コンｎの角度はａθ、および＆０電となる。また、シリ
コン表１ｉｌｌは逆にｂχ、エツチングされ、端Ｓにｂ
＃、、ｂθ、の角度のスロープが形成される。第３図の
）において２４は選択酸化＠２２ｔエツチングにより除
去し、そのｖｋ１減圧ＣＶＤ１ｌ化シリコンを形成し、
窒化シリコン２３を７スクにエツチングにより形成され
九窒化シリコンである。器はこの窒化シリコンスと２３
ｔマスクに酸化した第２の選択酸化膜である０ここでま
た。＠３図叩上同様の作用により選択酸化１１１２５の
表面はシリコン１ 基板２１と同一平面に平坦化され
て形成される。第３因の中のａ、ｂはたとえばシリコｙ
ｔｓ、敵化した場合、おおよそａ ＝ ０．５５ 、
ｂ ＝ ０．４５となるＯｈに第１１！ｌ！１目の酸化
膜除去後のシリコン表面を示す。第４図に１以上の作用
をさらに簡単に説明したものである。第４図（Ａ）にお
いて２６に酸化の速いシリコン、２７は届より酸化の遅
いシリコン、２８は極めて酸化の遅いシリコンである。
第４図（６）において２９は第Ｒｏｌｌ化換である。第
４図（Ｑにおいて３０は酸化ａａ２９ｔ−エツチングに
より除去し、その後酸化した第２の酸化膜である。酸化
によってもり上がる領域は予め＠１の酸化と、その後の
酸化膜のエツチングによりくほまぜであるので、第２の
酸化膜加の表面は平坦となる〇 以上説明したように本発明によれば、選択酸化膜端部領
域に酸化膜の突起がなく、半導体表面が平坦であるから
集積回路における素子分離用フィールド酸化膜に適用し
た場合、配線の断！Ｉを生ぜず、集積回路の歩留まり同
上がはかれる。また、配線の膜厚を薄められることから
、多層配−の７オトリンエ程における微細バタン形成の
障害とならず、集＆回路の高密度化がはかれる。
４図（Ｑにおいて３０は酸化ａａ２９ｔ−エツチングに
より除去し、その後酸化した第２の酸化膜である。酸化
によってもり上がる領域は予め＠１の酸化と、その後の
酸化膜のエツチングによりくほまぜであるので、第２の
酸化膜加の表面は平坦となる〇 以上説明したように本発明によれば、選択酸化膜端部領
域に酸化膜の突起がなく、半導体表面が平坦であるから
集積回路における素子分離用フィールド酸化膜に適用し
た場合、配線の断！Ｉを生ぜず、集積回路の歩留まり同
上がはかれる。また、配線の膜厚を薄められることから
、多層配−の７オトリンエ程における微細バタン形成の
障害とならず、集＆回路の高密度化がはかれる。
さらに本発明によれば次の特有の効果をも有するもので
ある。
ある。
（イラ 選択酸化膜の突起および段差用の半導体基板エ
ツチングを熱酸化で行なっているため、プロセスの再現
性および均一性が良好となり１堝状技術でも±３Ｘ以内
の娯差におさえることができる。
ツチングを熱酸化で行なっているため、プロセスの再現
性および均一性が良好となり１堝状技術でも±３Ｘ以内
の娯差におさえることができる。
（ロ）選択酸化特有の形状を選択酸化によｐ半導体基板
にスロープ管形成しているので突起および段差を完全に
吸収できる。選択酸化膜厚に無関係である。
にスロープ管形成しているので突起および段差を完全に
吸収できる。選択酸化膜厚に無関係である。
（ハ）半導体基板のスロープへの選択酸化マスクはセル
ファラインで形成しているのでプロセスが簡単である。
ファラインで形成しているのでプロセスが簡単である。
第１図（ＪＬ） ＝（ｄ）は従来の埋め込み形選択酸化
構造の製造工程図、＠２図葎ン〜（１）Ｆｉ本発明の埋
め込み形選択域化構造の製造工程図、＠３図叩上 ＣＢ
） 、第４叩上、 ＣＢ） 、 ｔｃ）は本発明の簡単
な鳳１１図を示す。 １ 、７ 、９．１３．２１，２８，２７．２８・−・
・・・シリコンクエバ（Ｉｌｌ化可能な基板）ｂ ２
、６ 、８．１０，１４゜１５ 、１６ 、１ｇ 、
２０ 、２２ 、２５ 、２９ 、３０・・・・−・熱
酸化膜（酸化＠）、３ 、５．１１，１７．１９．２３
，２４−・・・・・ＣＶＤ窩化シリコン（ａｍ！化マス
ク材料）％４，１２・・・・・・ホトレジスト 特許出馳入 日本電信電話公社 第１図
構造の製造工程図、＠２図葎ン〜（１）Ｆｉ本発明の埋
め込み形選択域化構造の製造工程図、＠３図叩上 ＣＢ
） 、第４叩上、 ＣＢ） 、 ｔｃ）は本発明の簡単
な鳳１１図を示す。 １ 、７ 、９．１３．２１，２８，２７．２８・−・
・・・シリコンクエバ（Ｉｌｌ化可能な基板）ｂ ２
、６ 、８．１０，１４゜１５ 、１６ 、１ｇ 、
２０ 、２２ 、２５ 、２９ 、３０・・・・−・熱
酸化膜（酸化＠）、３ 、５．１１，１７．１９．２３
，２４−・・・・・ＣＶＤ窩化シリコン（ａｍ！化マス
ク材料）％４，１２・・・・・・ホトレジスト 特許出馳入 日本電信電話公社 第１図
Claims (1)
- 【特許請求の範囲】 半導体装置の製造工程において （Ｊｌ） シリコン基板の上に薄い酸化膜及び第１の
シリコン窒化ｍｔ−形成し、ホトエツチングにより該窒
化膜、１化展の−Ｓｔ除去して、素子間分離領域を形成
する工程、 （ｂ） Ｕ素子間分離領域ｔ−選択的に酸化する工程
、（Ｃ） 該敵化換會エッチ／グで除去する工程、（
由 前記の工程後シリコン基板上向に比較的薄い酸化ｍ
’ｒ形成する工程、 （ｅ） 酸化マスクとなる第２のシリコン窒化ｓｉｔ
全薗に形成する工程。 （ｆ） 初めにホトエツチングされて残されている第
１のシリコン藁化換バタンｔマスククして、後で形成さ
れた第２のシリコン窒化ｍｔ−エツチングしてバーズビ
ーク部分のシリコン基板側に第２のシリコン窒化膜を選
択的に残す工程、（ｇ）ｐｍ化１１ｔ−ｖスフとして選
択的にシリコン基板を酸化する工程。 以上の各工程を含み、半導体表面に対する段差および突
起か全くない遇択鍍化ａｔ形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1761382A JPS58135655A (ja) | 1982-02-08 | 1982-02-08 | 酸化膜を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1761382A JPS58135655A (ja) | 1982-02-08 | 1982-02-08 | 酸化膜を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135655A true JPS58135655A (ja) | 1983-08-12 |
| JPH0413854B2 JPH0413854B2 (ja) | 1992-03-11 |
Family
ID=11948725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1761382A Granted JPS58135655A (ja) | 1982-02-08 | 1982-02-08 | 酸化膜を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135655A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257538A (ja) * | 1984-05-29 | 1985-12-19 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 埋込酸化物層が局所的に設けられたシリコン体を有する半導体装置の製造方法 |
| US4983537A (en) * | 1986-12-29 | 1991-01-08 | General Electric Company | Method of making a buried oxide field isolation structure |
| JPH06112502A (ja) * | 1991-12-27 | 1994-04-22 | Nec Corp | 浮遊ゲート型半導体記憶装置及び製造方法 |
| US5858857A (en) * | 1997-02-14 | 1999-01-12 | Winbond Electronics Corp. | Method of forming top corner rounding of shallow trenches in semiconductor substrate |
| EP2757581A1 (en) * | 2013-01-22 | 2014-07-23 | Nxp B.V. | Semiconductor device |
| US9570437B2 (en) | 2014-01-09 | 2017-02-14 | Nxp B.V. | Semiconductor die, integrated circuits and driver circuits, and methods of maufacturing the same |
Citations (4)
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1982
- 1982-02-08 JP JP1761382A patent/JPS58135655A/ja active Granted
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Also Published As
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|---|---|
| JPH0413854B2 (ja) | 1992-03-11 |
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