JPH09106960A - コンタクトホールの形成方法 - Google Patents
コンタクトホールの形成方法Info
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- JPH09106960A JPH09106960A JP8249273A JP24927396A JPH09106960A JP H09106960 A JPH09106960 A JP H09106960A JP 8249273 A JP8249273 A JP 8249273A JP 24927396 A JP24927396 A JP 24927396A JP H09106960 A JPH09106960 A JP H09106960A
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- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】酸化膜とその上に配置されたシリコン膜とを備
えた、いわゆるＳＯＩ構造のＭＯＳ集積回路におけるコ
ンタクトホールの形成方法において、極端に薄い活性領
域を同時に備えるにも係わらずコンタクトホールの形成
並びに全体のプロセスコントロールが特に安定した方法
を提供する。 【解決手段】先ず比較的厚いシリコン膜に第一のマスク
で厚めのコンタクトホール領域が作られ、第二のマスク
でＬＯＣＯＳ絶縁が行われ、続いて第一のプロセス工程
で薄膜化された領域にコンタクトホールエッチングが行
われる。
えた、いわゆるＳＯＩ構造のＭＯＳ集積回路におけるコ
ンタクトホールの形成方法において、極端に薄い活性領
域を同時に備えるにも係わらずコンタクトホールの形成
並びに全体のプロセスコントロールが特に安定した方法
を提供する。 【解決手段】先ず比較的厚いシリコン膜に第一のマスク
で厚めのコンタクトホール領域が作られ、第二のマスク
でＬＯＣＯＳ絶縁が行われ、続いて第一のプロセス工程
で薄膜化された領域にコンタクトホールエッチングが行
われる。
Description
【０００１】
【発明の属する技術分野】この発明は、酸化膜とその上
に配置されたシリコン膜とを備えた、いわゆるＳＯＩ
（絶縁体＋シリコン）構造のＭＯＳ集積回路におけるコ
ンタクトホールの形成方法に関する。
に配置されたシリコン膜とを備えた、いわゆるＳＯＩ
（絶縁体＋シリコン）構造のＭＯＳ集積回路におけるコ
ンタクトホールの形成方法に関する。
【０００２】
【従来の技術】ＳＯＩ構造では集積回路は、絶縁体の上
に配置されているシリコンの薄膜に形成される。この集
積回路の特性は、特に活性シリコン膜が非常に薄くて、
いわゆる「完全空乏化された」、即ちキャリアの全くな
い層が活性シリコン領域に生ずるときに好ましい。いわ
ゆる「表面チャネル集積回路」においてまたサブミクロ
ン技術を適用する場合にこのために必要な厚さは好まし
くは５０乃至８０ｎｍ程度である。この極端に薄いシリ
コン膜ではプロセスの遂行に、特に酸化膜の等方性エッ
チングに対して、このプロセスは任意にはシリコンに対
して選択的でないので特別な要件が課せられている。ス
ペーサエッチングにおいてプロセスサイクルを変えるこ
とによって対処するときには、コンタクトホールのエッ
チングの際に深削りが避けられない。その上コンタクト
ホールのエッチングの後にポリマーの他に最上層のシリ
コン膜をも除去しなければならない。このシリコン膜は
著しく邪魔でありかつ接触抵抗を高める原因となる。
に配置されているシリコンの薄膜に形成される。この集
積回路の特性は、特に活性シリコン膜が非常に薄くて、
いわゆる「完全空乏化された」、即ちキャリアの全くな
い層が活性シリコン領域に生ずるときに好ましい。いわ
ゆる「表面チャネル集積回路」においてまたサブミクロ
ン技術を適用する場合にこのために必要な厚さは好まし
くは５０乃至８０ｎｍ程度である。この極端に薄いシリ
コン膜ではプロセスの遂行に、特に酸化膜の等方性エッ
チングに対して、このプロセスは任意にはシリコンに対
して選択的でないので特別な要件が課せられている。ス
ペーサエッチングにおいてプロセスサイクルを変えるこ
とによって対処するときには、コンタクトホールのエッ
チングの際に深削りが避けられない。その上コンタクト
ホールのエッチングの後にポリマーの他に最上層のシリ
コン膜をも除去しなければならない。このシリコン膜は
著しく邪魔でありかつ接触抵抗を高める原因となる。
【０００３】このような臨界的なコンタクトホールエッ
チングを、完全にキャリアのない活性領域を備えたＭＯ
Ｓ集積回路に必要な厚さより少し厚めのシリコン膜を持
ったＳＯＩ基材を選択することによって回避することは
公知である。この場合第一のプロセス工程でシリコンの
活性領域が所望の厚さにされる。しかしＳＯＩ基材の厚
さが異なることになるので、その後のプロセスの遂行が
シリコン膜の局部的な完全酸化による絶縁技術により非
常に困難になる。というのは、この技術の場合プロセス
の遂行を最大のシリコン膜に合わせて行わなければなら
ないからである。しかしながらこの場合明らかに厚さの
薄い領域もあり、この領域では使用される窒化物のマス
クの下に水平方向の酸化が広がり、これにより許容でき
ない大きな寸法損失が正に臨界的な活性領域に生ずる。
局部的な完全酸化の代わりにメサエッチングを適用する
こともできる。しかしその場合には望ましくない寄生の
側面トランジスタやメサの稜部におけるゲート酸化膜の
薄膜化が起き、そのコントロールにまた別のプロセス手
段が必要となる。
チングを、完全にキャリアのない活性領域を備えたＭＯ
Ｓ集積回路に必要な厚さより少し厚めのシリコン膜を持
ったＳＯＩ基材を選択することによって回避することは
公知である。この場合第一のプロセス工程でシリコンの
活性領域が所望の厚さにされる。しかしＳＯＩ基材の厚
さが異なることになるので、その後のプロセスの遂行が
シリコン膜の局部的な完全酸化による絶縁技術により非
常に困難になる。というのは、この技術の場合プロセス
の遂行を最大のシリコン膜に合わせて行わなければなら
ないからである。しかしながらこの場合明らかに厚さの
薄い領域もあり、この領域では使用される窒化物のマス
クの下に水平方向の酸化が広がり、これにより許容でき
ない大きな寸法損失が正に臨界的な活性領域に生ずる。
局部的な完全酸化の代わりにメサエッチングを適用する
こともできる。しかしその場合には望ましくない寄生の
側面トランジスタやメサの稜部におけるゲート酸化膜の
薄膜化が起き、そのコントロールにまた別のプロセス手
段が必要となる。
【０００４】
【発明が解決しようとする課題】この発明の課題は、極
端に薄膜の活性領域を同時に備えるにも係わらずコンタ
クトホールの形成並びに全体のプロセスコントロールが
特に安定して行われる冒頭に挙げたコンタクトホールの
形成方法を提供することにある。
端に薄膜の活性領域を同時に備えるにも係わらずコンタ
クトホールの形成並びに全体のプロセスコントロールが
特に安定して行われる冒頭に挙げたコンタクトホールの
形成方法を提供することにある。
【０００５】
【課題を解決するための手段】この課題は、請求項１の
特徴事項により解決される。この発明のその他の有効な
実施態様は請求項２以下に記載されている。
特徴事項により解決される。この発明のその他の有効な
実施態様は請求項２以下に記載されている。
【０００６】この発明の基本的な考え方によれば、酸化
膜の上のボディとも称されるシリコン膜が、ＭＯＳ集積
回路の活性領域に必要な厚さより大きい厚さに形成さ
れ、第一のマスクがコンタクトホール領域に形成され、
このマスクにより覆われていない領域が活性領域に適し
た厚さにされ、第二のマスクで活性領域、接続配線領域
及びコンタクトホール領域が覆われ、このマスクで覆わ
れていない領域がＬＯＣＯＳ絶縁で酸化され、その後の
工程で活性領域への接続及び絶縁膜が形成され、本来の
コンタクトホールエッチングがこの絶縁膜を通して行わ
れる。
膜の上のボディとも称されるシリコン膜が、ＭＯＳ集積
回路の活性領域に必要な厚さより大きい厚さに形成さ
れ、第一のマスクがコンタクトホール領域に形成され、
このマスクにより覆われていない領域が活性領域に適し
た厚さにされ、第二のマスクで活性領域、接続配線領域
及びコンタクトホール領域が覆われ、このマスクで覆わ
れていない領域がＬＯＣＯＳ絶縁で酸化され、その後の
工程で活性領域への接続及び絶縁膜が形成され、本来の
コンタクトホールエッチングがこの絶縁膜を通して行わ
れる。
【０００７】この方法によりいわゆる「完全空乏化され
た」ＭＯＳ集積回路のための極端に薄いシリコン領域及
びコンタクトホールを作る際の充分なプロセス安定化の
ための局部的に厚いシリコンをもつ領域が作られ、同時
にＬＯＣＯＳ絶縁と協調するプロセスの遂行が適用さ
れ、特に正確な酸化が実施可能となる。コンタクトホー
ルの領域、それ故また本来のシリコン膜はやや厚く形成
される。というのは最終的なコンタクトホールエッチン
グの際にコンタクトホール領域への深削りが避けられ
ず、この領域のシリコン膜が完全には除去されてはなら
ないからである。
た」ＭＯＳ集積回路のための極端に薄いシリコン領域及
びコンタクトホールを作る際の充分なプロセス安定化の
ための局部的に厚いシリコンをもつ領域が作られ、同時
にＬＯＣＯＳ絶縁と協調するプロセスの遂行が適用さ
れ、特に正確な酸化が実施可能となる。コンタクトホー
ルの領域、それ故また本来のシリコン膜はやや厚く形成
される。というのは最終的なコンタクトホールエッチン
グの際にコンタクトホール領域への深削りが避けられ
ず、この領域のシリコン膜が完全には除去されてはなら
ないからである。
【０００８】この発明の特に好ましい実施態様において
は第一のマスクで接続配線領域、特にソース接続配線領
域も覆われる。これにより接触領域から活性領域までの
配線抵抗が減少する。この手段はソースの接続配線にお
いて特に重要であるが、ドレインの接続配線においても
また有効に適用される。
は第一のマスクで接続配線領域、特にソース接続配線領
域も覆われる。これにより接触領域から活性領域までの
配線抵抗が減少する。この手段はソースの接続配線にお
いて特に重要であるが、ドレインの接続配線においても
また有効に適用される。
【０００９】第一のマスクで覆われていない領域の薄膜
化は同様にＬＯＣＯＳ法で行うのが好ましい。というの
はこの方法はより安定したプロセスの遂行を可能とする
からである。第二のマスクを使用した場合ＬＯＣＯＳ絶
縁が、第一の薄膜化工程で既に薄くされた領域において
のみ行われるようにするために、第二のマスクは第一の
マスクより大きめに形成される。その結果コンタクトホ
ール領域の周囲にもある程度の調整幅が生ずる。
化は同様にＬＯＣＯＳ法で行うのが好ましい。というの
はこの方法はより安定したプロセスの遂行を可能とする
からである。第二のマスクを使用した場合ＬＯＣＯＳ絶
縁が、第一の薄膜化工程で既に薄くされた領域において
のみ行われるようにするために、第二のマスクは第一の
マスクより大きめに形成される。その結果コンタクトホ
ール領域の周囲にもある程度の調整幅が生ずる。
【００１０】この技術はＣＭＯＳ集積回路及びＮＭＯＳ
トランジスタに適用した場合特に効果がある。
トランジスタに適用した場合特に効果がある。
【００１１】
【実施例】以下にこの発明を図面に示した実施例を参照
して更に説明する。
して更に説明する。
【００１２】図１においてＳＯＩ基材は主要部として基
板１、埋め込まれた酸化膜２及びボディとも称されるシ
リコン膜３からなる。シリコン膜３の厚さは約１７０ｎ
ｍである。従ってシリコン膜の厚さは、プロセスによる
薄膜化の後コンタクトホールエッチングの際に露出して
いる部分がオーバーエッチやコンタクトホールの後処理
のために充分な厚さを持つ程度に厚い。窒化物或いは酸
窒化物からなる第一の局部的酸化マスクによってソース
及びドレイン端子のためのコンタクトホール領域４、５
及びまた接続配線領域６（この図ではソース配線しか示
されていない）が覆われる。覆われていない領域は、シ
リコン膜３の残りの厚さが薄く、「完全空乏化され
た」、従ってキャリアのないＭＯＳ構造に対する要件に
相当する薄さに酸化される。その場合覆われていない領
域以外のシリコン膜は先ず酸化され、それから酸化物が
削り取られるので、図１に示した薄いシリコン膜が覆わ
れていない領域外に生ずる。このプロセス工程はシリコ
ンの局部酸化、即ち一種のＬＯＣＯＳ技術により行われ
る。
板１、埋め込まれた酸化膜２及びボディとも称されるシ
リコン膜３からなる。シリコン膜３の厚さは約１７０ｎ
ｍである。従ってシリコン膜の厚さは、プロセスによる
薄膜化の後コンタクトホールエッチングの際に露出して
いる部分がオーバーエッチやコンタクトホールの後処理
のために充分な厚さを持つ程度に厚い。窒化物或いは酸
窒化物からなる第一の局部的酸化マスクによってソース
及びドレイン端子のためのコンタクトホール領域４、５
及びまた接続配線領域６（この図ではソース配線しか示
されていない）が覆われる。覆われていない領域は、シ
リコン膜３の残りの厚さが薄く、「完全空乏化され
た」、従ってキャリアのないＭＯＳ構造に対する要件に
相当する薄さに酸化される。その場合覆われていない領
域以外のシリコン膜は先ず酸化され、それから酸化物が
削り取られるので、図１に示した薄いシリコン膜が覆わ
れていない領域外に生ずる。このプロセス工程はシリコ
ンの局部酸化、即ち一種のＬＯＣＯＳ技術により行われ
る。
【００１３】次に第二のマスクが形成され、これにより
コンタクトホール領域４、５、活性領域８並びに接続配
線領域６及び７が覆われる。このマスクは第一のマスク
よりやや大きめで、従って厚めのコンタクトホール領域
４、５の周りには調整幅１４が形成され、これによりプ
ロセスの安定性がさらに向上する。この場合も窒化物或
いは酸窒化物からなる酸化マスク以外ではＬＯＣＯＳ法
で酸化が行われる。なお、ＬＯＣＯＳ法は完全に、第一
の工程で薄膜化された領域、従って酸化が先に薄膜化さ
れたシリコン膜の厚さに合わせられなければならない領
域において行われる。このプロセスを行った領域では厚
さが異なっていないので、明らかな水平方向のアンダー
酸化が排除される。ＬＯＣＯＳ法による酸化により活性
領域８の接続配線領域６、７のコンタクトホール領域
４、５及び調整幅１４以外にかさ上げしたＬＯＣＯＳ絶
縁膜９が生ずる。
コンタクトホール領域４、５、活性領域８並びに接続配
線領域６及び７が覆われる。このマスクは第一のマスク
よりやや大きめで、従って厚めのコンタクトホール領域
４、５の周りには調整幅１４が形成され、これによりプ
ロセスの安定性がさらに向上する。この場合も窒化物或
いは酸窒化物からなる酸化マスク以外ではＬＯＣＯＳ法
で酸化が行われる。なお、ＬＯＣＯＳ法は完全に、第一
の工程で薄膜化された領域、従って酸化が先に薄膜化さ
れたシリコン膜の厚さに合わせられなければならない領
域において行われる。このプロセスを行った領域では厚
さが異なっていないので、明らかな水平方向のアンダー
酸化が排除される。ＬＯＣＯＳ法による酸化により活性
領域８の接続配線領域６、７のコンタクトホール領域
４、５及び調整幅１４以外にかさ上げしたＬＯＣＯＳ絶
縁膜９が生ずる。
【００１４】図３はその後の数工程後の製造段階の状態
を示す。この場合ゲート電極１２は、そのシリコン接続
配線が、先に行われたプロセス工程で非常に薄膜化さ
れ、シリコンが殆ど完全になくなっている活性領域８上
に導かれて形成されている。図示の構造には、図３では
示されていないが、さらに絶縁膜が設けられ、これを通
してコンタクトホールエッチングが行われる。図３には
ソースコンタクトホール１０、ドレインコンタクトホー
ル１１及びゲートコンタクトホール１３が示されてい
る。コンタクトホールエッチングの際にはコンタクトホ
ール領域４、５の一部が削り取られるが、しかしながら
その場合この領域のシリコン膜は、前述の方法でこの部
分が局部的に厚めであるので完全には除去されず、これ
によりプロセスの安定性が向上する。ソースコンタクト
ホール領域４から活性領域８への接続配線領域６も同様
に厚めに形成されて、配線抵抗を減少している。同様に
ドレインコンタクトホール領域５から活性領域８への接
続配線領域７も形成される。
を示す。この場合ゲート電極１２は、そのシリコン接続
配線が、先に行われたプロセス工程で非常に薄膜化さ
れ、シリコンが殆ど完全になくなっている活性領域８上
に導かれて形成されている。図示の構造には、図３では
示されていないが、さらに絶縁膜が設けられ、これを通
してコンタクトホールエッチングが行われる。図３には
ソースコンタクトホール１０、ドレインコンタクトホー
ル１１及びゲートコンタクトホール１３が示されてい
る。コンタクトホールエッチングの際にはコンタクトホ
ール領域４、５の一部が削り取られるが、しかしながら
その場合この領域のシリコン膜は、前述の方法でこの部
分が局部的に厚めであるので完全には除去されず、これ
によりプロセスの安定性が向上する。ソースコンタクト
ホール領域４から活性領域８への接続配線領域６も同様
に厚めに形成されて、配線抵抗を減少している。同様に
ドレインコンタクトホール領域５から活性領域８への接
続配線領域７も形成される。
【図１】第一のマスク技術を適用した後の状態を示す
図。
図。
【図２】第二のマスク技術を適用した後の状態を示す
図。
図。
【図３】この方法の最終段階の状態を示す図。
１ 基板 ２ 埋め込み酸化膜 ３ シリコン膜 ４ ソースコンタクトホール領域 ５ ドレインコンタクトホール領域 ６ ソース接続配線領域 ７ ドレイン接続配線領域 ８ 活性領域 ９ ＬＯＣＯＳ絶縁膜 １０ ソースコンタクトホール １１ ドレインコンタクトホール １２ ゲート電極 １３ ゲートコンタクトホール １４ 調整幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２１
Claims (5)
- 【請求項１】 酸化膜（２）とその上に配置されたシリ
コン膜（３）とを備えたＳＯＩ構造のＭＯＳ集積回路に
おけるコンタクトホールの形成方法において、シリコン
膜（３）がＭＯＳ集積回路の活性領域に必要な厚さより
大きい厚さに形成され、第一のマスクがコンタクトホー
ル領域（４、５）に形成され、このマスクで覆われてい
ない領域が活性領域に適した厚さに薄くされ、第二のマ
スクで活性領域（８）、接続配線領域（６、７）及びコ
ンタクトホール領域（４、５）が覆われ、このマスクで
覆われていない領域がＬＯＣＯＳ法で絶縁され、さらに
その後の工程で活性領域への端子及び絶縁膜が形成さ
れ、この絶縁膜を通してコンタクトホールエッチングが
行われることを特徴とするコンタクトホールの形成方
法。 - 【請求項２】 第一のマスクで接続配線領域（６、
７）、特にソースの接続配線領域（６）が覆われること
を特徴とする請求項１記載の方法。 - 【請求項３】 第一のマスクの形成工程に続いてＬＯＣ
ＯＳ法が適用されることを特徴とする請求項１又は２記
載の方法。 - 【請求項４】 第二のマスクが第一のマスクより大き
く、その結果コンタクトホール領域（４、５）の周りに
調整幅（１４）が形成されることを特徴とする請求項１
乃至３の１つに記載の方法。 - 【請求項５】 ＣＭＯＳ集積回路及び特にＮＭＯＳトラ
ンジスタが作られることを特徴とする請求項１乃至４の
１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19532380A DE19532380A1 (de) | 1995-09-01 | 1995-09-01 | Verfahren zur Kontaktlochherstellung |
| DE19532380.7 | 1995-09-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106960A true JPH09106960A (ja) | 1997-04-22 |
Family
ID=7771077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8249273A Pending JPH09106960A (ja) | 1995-09-01 | 1996-08-30 | コンタクトホールの形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5728609A (ja) |
| EP (1) | EP0762485B1 (ja) |
| JP (1) | JPH09106960A (ja) |
| KR (1) | KR970018089A (ja) |
| DE (2) | DE19532380A1 (ja) |
| TW (1) | TW332315B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3265569B2 (ja) * | 1998-04-15 | 2002-03-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
| US5572040A (en) * | 1993-07-12 | 1996-11-05 | Peregrine Semiconductor Corporation | High-frequency wireless communication system on a single ultrathin silicon on sapphire chip |
-
1995
- 1995-09-01 DE DE19532380A patent/DE19532380A1/de not_active Withdrawn
-
1996
- 1996-08-22 TW TW085110242A patent/TW332315B/zh active
- 1996-08-29 DE DE59609964T patent/DE59609964D1/de not_active Expired - Fee Related
- 1996-08-29 EP EP96113851A patent/EP0762485B1/de not_active Expired - Lifetime
- 1996-08-30 JP JP8249273A patent/JPH09106960A/ja active Pending
- 1996-08-30 KR KR1019960036624A patent/KR970018089A/ko not_active Abandoned
- 1996-09-03 US US08/706,820 patent/US5728609A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0762485B1 (de) | 2002-12-11 |
| US5728609A (en) | 1998-03-17 |
| EP0762485A3 (de) | 1999-05-06 |
| DE59609964D1 (de) | 2003-01-23 |
| EP0762485A2 (de) | 1997-03-12 |
| TW332315B (en) | 1998-05-21 |
| KR970018089A (ko) | 1997-04-30 |
| DE19532380A1 (de) | 1997-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040422 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040930 |