JPH06120431A - バイポーラトランジスタ及び半導体装置の製造方法 - Google Patents
バイポーラトランジスタ及び半導体装置の製造方法Info
- Publication number
- JPH06120431A JPH06120431A JP28504692A JP28504692A JPH06120431A JP H06120431 A JPH06120431 A JP H06120431A JP 28504692 A JP28504692 A JP 28504692A JP 28504692 A JP28504692 A JP 28504692A JP H06120431 A JPH06120431 A JP H06120431A
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- JP
- Japan
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- forming
- insulating film
- bipolar transistor
- conductive film
- film
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 エッチング時のダメージ、例えばＢｉＣＭＯ
Ｓ製造時のＬＤＤスペーサ形成時のエッチングが下地に
及ぼすダメージを防止した半導体装置とその製法を提供
する。 【構成】 半導体基板１上に形成された絶縁膜６と、
絶縁膜６上に形成された伝導膜７ｂとによりベース領域
を被覆したバイポーラトランジスタ。半導体基板１上
に絶縁膜６を形成する工程と、伝導膜７を形成する工程
と、少なくともベース形成領域を被覆された状態で絶縁
膜６及び伝導膜７の積層構造を加工する工程を含む半導
体装置の製造方法。
Ｓ製造時のＬＤＤスペーサ形成時のエッチングが下地に
及ぼすダメージを防止した半導体装置とその製法を提供
する。 【構成】 半導体基板１上に形成された絶縁膜６と、
絶縁膜６上に形成された伝導膜７ｂとによりベース領域
を被覆したバイポーラトランジスタ。半導体基板１上
に絶縁膜６を形成する工程と、伝導膜７を形成する工程
と、少なくともベース形成領域を被覆された状態で絶縁
膜６及び伝導膜７の積層構造を加工する工程を含む半導
体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タ及びバイポーラトランジスタの製造に用いることがで
きる半導体装置の製造方法に関する。本発明は、例え
ば、ラテラルバイポーラトランジスタとして利用でき、
また、バイポーラトランジスタ部分とＭＯＳトランジス
タ部分とを備える半導体装置の製造方法として利用でき
る。
タ及びバイポーラトランジスタの製造に用いることがで
きる半導体装置の製造方法に関する。本発明は、例え
ば、ラテラルバイポーラトランジスタとして利用でき、
また、バイポーラトランジスタ部分とＭＯＳトランジス
タ部分とを備える半導体装置の製造方法として利用でき
る。
【０００２】
【従来の技術及び問題点】近年、半導体装置の分野で
は、更なる大規模化、高性能化が要求されるに至ってい
る。バイポーラトランジスタについては、ＣＭＯＳの高
集積・低消費電力性と、バイポーラトランジスタ（以
下、ＢＩＰと記す場合もある）の高速性の長所を兼ね備
えたＢｉＣＭＯＳＬＳＩが注目されている。
は、更なる大規模化、高性能化が要求されるに至ってい
る。バイポーラトランジスタについては、ＣＭＯＳの高
集積・低消費電力性と、バイポーラトランジスタ（以
下、ＢＩＰと記す場合もある）の高速性の長所を兼ね備
えたＢｉＣＭＯＳＬＳＩが注目されている。
【０００３】特に、高性能を要求される分野では、最先
端のＭＯＳ技術とＢＩＰ技術を一体化することが必要に
なり、好ましいＭＯＳ構造として、いわゆるＬＤＤ構造
が採用されることになる。この場合ＬＤＤ形成用のスペ
ーサを形成する際のＳｉＯ2等のＲＩＥ時のＢＩＰ部へ
のダメージが問題となる。特にラテラルバイポーラトラ
ンジスタにおいては、基板表面部を素子の活性領域とし
て利用しているため、この影響が顕著である。
端のＭＯＳ技術とＢＩＰ技術を一体化することが必要に
なり、好ましいＭＯＳ構造として、いわゆるＬＤＤ構造
が採用されることになる。この場合ＬＤＤ形成用のスペ
ーサを形成する際のＳｉＯ2等のＲＩＥ時のＢＩＰ部へ
のダメージが問題となる。特にラテラルバイポーラトラ
ンジスタにおいては、基板表面部を素子の活性領域とし
て利用しているため、この影響が顕著である。
【０００４】上記問題を、図４ないし図７に示した従来
例を用いて詳細に説明する。図示の半導体装置は、ラテ
ラルバイポーラトランジスタ部とＰチャネルＭＯＳトラ
ンジスタ部とを備えた半導体装置であって、これらの図
はそのシリコン基板の上部断面図により、各製造工程を
示す図である。従来技術においては、次の（１）〜
（４）の工程をとる。
例を用いて詳細に説明する。図示の半導体装置は、ラテ
ラルバイポーラトランジスタ部とＰチャネルＭＯＳトラ
ンジスタ部とを備えた半導体装置であって、これらの図
はそのシリコン基板の上部断面図により、各製造工程を
示す図である。従来技術においては、次の（１）〜
（４）の工程をとる。
【０００５】（１）基板１において、バイポーラトラン
ジスタ部にＮ+ 埋め込み層２及び拡散層３を形成する。
この埋め込み層２及び拡散層３は、ＮＰＮトランジスタ
（図示せず）のコレクタ取り出し、及びＰＮＰトランジ
スタのベース取り出しとして機能する。次に素子分離の
ためのＬＯＣＯＳ酸化膜４、及びＰ+ 拡散層５を形成し
た後にゲート酸化膜６を形成する。ＬＯＣＯＳ酸化膜４
としては４００〜５００ｎｍの、ゲート酸化膜６として
は１０〜２０ｎｍの膜厚のＳｉＯ2 膜を形成する。その
後、ラテラルバイポーラトランジスタ部のエミッタ、コ
レクタ電極形成部分のゲート酸化膜６を開口する（各開
口を符号61，62で示す）。これにより図４の構造とす
る。
ジスタ部にＮ+ 埋め込み層２及び拡散層３を形成する。
この埋め込み層２及び拡散層３は、ＮＰＮトランジスタ
（図示せず）のコレクタ取り出し、及びＰＮＰトランジ
スタのベース取り出しとして機能する。次に素子分離の
ためのＬＯＣＯＳ酸化膜４、及びＰ+ 拡散層５を形成し
た後にゲート酸化膜６を形成する。ＬＯＣＯＳ酸化膜４
としては４００〜５００ｎｍの、ゲート酸化膜６として
は１０〜２０ｎｍの膜厚のＳｉＯ2 膜を形成する。その
後、ラテラルバイポーラトランジスタ部のエミッタ、コ
レクタ電極形成部分のゲート酸化膜６を開口する（各開
口を符号61，62で示す）。これにより図４の構造とす
る。
【０００６】（２）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＰｏｌｙＳｉを形成し、ＭＯＳトランジスタ部
のゲート電極部にＮ+ イオン注入を、ラテラルバイポー
ラトランジスタ部のエミッタ、コレクタ電極形成部分に
Ｐ+ イオン注入を行った後、ＭＯＳトランジスタ部のゲ
ート電極、ラテラルバイポーラトランジスタ部のエミッ
タ、コレクタ電極を残し、通常のドライエッチング技術
にて、前記ＰｏｌｙＳｉを加工する。これにより、バイ
ポーラトランジスタ部のエミッタ、コレクタ電極用のＰ
ｏｌｙＳｉ部71，72及びＭＯＳトランジスタ部のゲート
電極用のＰｏｌｙＳｉ部73を形成する。次にＭＯＳトラ
ンジスタ部にＰ- イオン注入を行い、ＬＤＤ拡散層８を
形とする。これにより図５の構造とする。
の膜厚のＰｏｌｙＳｉを形成し、ＭＯＳトランジスタ部
のゲート電極部にＮ+ イオン注入を、ラテラルバイポー
ラトランジスタ部のエミッタ、コレクタ電極形成部分に
Ｐ+ イオン注入を行った後、ＭＯＳトランジスタ部のゲ
ート電極、ラテラルバイポーラトランジスタ部のエミッ
タ、コレクタ電極を残し、通常のドライエッチング技術
にて、前記ＰｏｌｙＳｉを加工する。これにより、バイ
ポーラトランジスタ部のエミッタ、コレクタ電極用のＰ
ｏｌｙＳｉ部71，72及びＭＯＳトランジスタ部のゲート
電極用のＰｏｌｙＳｉ部73を形成する。次にＭＯＳトラ
ンジスタ部にＰ- イオン注入を行い、ＬＤＤ拡散層８を
形とする。これにより図５の構造とする。
【０００７】（３）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＳｉＯ2 を形成し、ドライエッチング技術を用
いて異方性エッチングすることにより、サイドウォール
状のＬＤＤ形成用ＳｉＯ2 スペーサ９を形成する。この
時、バイポーラトランジスタの電極用ＰｏｌｙＳｉ71，
72にも、サイドウォール91が形成されるが、このエッチ
ング時に、ラテラルバイポーラトランジスタのベース活
性領域（符号90で示す）がオーバーエッチングにさらさ
れる。次にＭＯＳトランジスタ部にＰ+ イオン注入を行
い、ソース／ドレイン拡散層81を形成する。これにより
図６の構造とする。
の膜厚のＳｉＯ2 を形成し、ドライエッチング技術を用
いて異方性エッチングすることにより、サイドウォール
状のＬＤＤ形成用ＳｉＯ2 スペーサ９を形成する。この
時、バイポーラトランジスタの電極用ＰｏｌｙＳｉ71，
72にも、サイドウォール91が形成されるが、このエッチ
ング時に、ラテラルバイポーラトランジスタのベース活
性領域（符号90で示す）がオーバーエッチングにさらさ
れる。次にＭＯＳトランジスタ部にＰ+ イオン注入を行
い、ソース／ドレイン拡散層81を形成する。これにより
図６の構造とする。
【０００８】（４）熱処理を行うことで、ラテラルバイ
ポーラトランジスタ部のエミッタ、コレクタ電極用Ｐｏ
ｌｙＳｉ71，72からＰ+ を拡散し、エミッタ、コレクタ
用拡散層11，12を形成する。この時、同時にＭＯＳ部ソ
ース／ドレイン拡散層81を活性化させる。その後、既存
の配線技術を用いて、各電極を形成し、図７の構造とす
る。図７中、Ｃ，Ｅ，Ｂにてコレクタ、エミッタ、ベー
スの取り出しを示し、Ｓ，Ｄにてソース、ドレインの取
り出しを示す（各図中において同じ）。
ポーラトランジスタ部のエミッタ、コレクタ電極用Ｐｏ
ｌｙＳｉ71，72からＰ+ を拡散し、エミッタ、コレクタ
用拡散層11，12を形成する。この時、同時にＭＯＳ部ソ
ース／ドレイン拡散層81を活性化させる。その後、既存
の配線技術を用いて、各電極を形成し、図７の構造とす
る。図７中、Ｃ，Ｅ，Ｂにてコレクタ、エミッタ、ベー
スの取り出しを示し、Ｓ，Ｄにてソース、ドレインの取
り出しを示す（各図中において同じ）。
【０００９】しかしながら、上述した従来方法には、以
下の問題点が存在する。即ち、図６のＬＤＤ形成用スペ
ーサ９の形成時において、ラテラルバイポーラトランジ
スタのベース活性領域90がオーバーエッチングにさらさ
れる。この部分は、１０〜２０ｎｍ程度のゲート酸化膜
６で被覆されているだけであるため、前記オーバーエッ
チングでＳｉ基板１の表面が露出し、エッチングダメー
ジが生ずるという問題がある。これによりベース電流の
増大によるＨｆｅの低下、エミッタとコレクタ間のリー
ク電流増大による歩留まりの低下等が発生し、問題とな
る。
下の問題点が存在する。即ち、図６のＬＤＤ形成用スペ
ーサ９の形成時において、ラテラルバイポーラトランジ
スタのベース活性領域90がオーバーエッチングにさらさ
れる。この部分は、１０〜２０ｎｍ程度のゲート酸化膜
６で被覆されているだけであるため、前記オーバーエッ
チングでＳｉ基板１の表面が露出し、エッチングダメー
ジが生ずるという問題がある。これによりベース電流の
増大によるＨｆｅの低下、エミッタとコレクタ間のリー
ク電流増大による歩留まりの低下等が発生し、問題とな
る。
【００１０】
【発明が解決しようとする課題】本発明は、半導体装置
製造に当たり問題になる上記の如きエッチング時のダメ
ージを防止したバイポーラトランジスタ、及び半導体装
置の製造方法を提供しようとするものであり、例えば高
性能なＢｉＣＭＯＳを実現するに当たり、ＬＤＤスペー
サ形成時のエッチングダメージがバイポーラトランジス
タ、特にラテラルバイポーラトランジスタの性能低下、
歩留まりの低下等を引き起こすことを防止して、高性
能、低コストのＢｉＣＭＯＳＬＳＩ実現を測るものであ
る。
製造に当たり問題になる上記の如きエッチング時のダメ
ージを防止したバイポーラトランジスタ、及び半導体装
置の製造方法を提供しようとするものであり、例えば高
性能なＢｉＣＭＯＳを実現するに当たり、ＬＤＤスペー
サ形成時のエッチングダメージがバイポーラトランジス
タ、特にラテラルバイポーラトランジスタの性能低下、
歩留まりの低下等を引き起こすことを防止して、高性
能、低コストのＢｉＣＭＯＳＬＳＩ実現を測るものであ
る。
【００１１】
【課題を解決するための手段】本発明は前記問題点に鑑
みて創案されたもので、前記問題点を解決する手段を提
供するものである。
みて創案されたもので、前記問題点を解決する手段を提
供するものである。
【００１２】即ち、本出願の請求項１の発明は、半導体
基板上に形成された絶縁膜と、前記絶縁膜上に形成され
た伝導膜とによりベース領域を被覆したことを特徴とす
るバイポーラトランジスタであって、これによって上記
問題点を解決するものである。
基板上に形成された絶縁膜と、前記絶縁膜上に形成され
た伝導膜とによりベース領域を被覆したことを特徴とす
るバイポーラトランジスタであって、これによって上記
問題点を解決するものである。
【００１３】本発明の請求項２の発明は、半導体基板上
に形成された絶縁膜と、前記絶縁膜上に形成された伝導
膜とによりベース領域を被覆し、前記伝導膜がエミッタ
と接続されたことを特徴とするバイポーラトランジスタ
であって、これによって上記問題点を解決するものであ
る。
に形成された絶縁膜と、前記絶縁膜上に形成された伝導
膜とによりベース領域を被覆し、前記伝導膜がエミッタ
と接続されたことを特徴とするバイポーラトランジスタ
であって、これによって上記問題点を解決するものであ
る。
【００１４】本発明の請求項３の発明は、ラテラルバイ
ポーラトランジスタであることを特徴とする請求項１ま
たは２に記載のバイポーラトランジスタであって、これ
によって上記問題点を解決するものである。
ポーラトランジスタであることを特徴とする請求項１ま
たは２に記載のバイポーラトランジスタであって、これ
によって上記問題点を解決するものである。
【００１５】本発明の請求項４の発明は、半導体基板上
に絶縁膜を形成する工程と、伝導膜を形成する工程と、
少なくともベース形成領域を被覆させた状態で前記絶縁
膜及び伝導膜の積層構造を加工する工程を含む半導体装
置の製造方法であって、これによって上記問題点を解決
するものである。
に絶縁膜を形成する工程と、伝導膜を形成する工程と、
少なくともベース形成領域を被覆させた状態で前記絶縁
膜及び伝導膜の積層構造を加工する工程を含む半導体装
置の製造方法であって、これによって上記問題点を解決
するものである。
【００１６】本発明の請求項５の発明は、半導体基板上
に絶縁膜を形成する工程と、伝導膜を形成する工程と、
少なくともベース形成領域を被覆させた状態で前記絶縁
膜及び伝導膜の積層構造を加工する工程と、不純物拡散
によりエミッタ及びコレクタを形成する工程と、前記伝
導膜とエミッタを接続する工程を含む半導体装置の製造
方法であって、これによって上記問題点を解決するもの
である。
に絶縁膜を形成する工程と、伝導膜を形成する工程と、
少なくともベース形成領域を被覆させた状態で前記絶縁
膜及び伝導膜の積層構造を加工する工程と、不純物拡散
によりエミッタ及びコレクタを形成する工程と、前記伝
導膜とエミッタを接続する工程を含む半導体装置の製造
方法であって、これによって上記問題点を解決するもの
である。
【００１７】本発明の請求項６の発明は、半導体基板上
に絶縁膜を形成する工程と、伝導膜を形成する工程と、
少なくともベース形成領域を被覆させた状態で前記絶縁
膜及び伝導膜の積層構造を加工する工程と、前記絶縁膜
及び伝導膜の積層構造を開口する工程と、該開口部に不
純物拡散によりエミッタ及びコレクタを形成する工程
と、半導体基板全面に絶縁膜を形成する工程と、異方性
エッチングにより前記開口部の側壁部に絶縁膜のサイド
ウォールを形成する工程と、前記伝導膜とエミッタを接
続する工程を含む半導体装置の製造方法であって、これ
によって上記問題点を解決するものである。
に絶縁膜を形成する工程と、伝導膜を形成する工程と、
少なくともベース形成領域を被覆させた状態で前記絶縁
膜及び伝導膜の積層構造を加工する工程と、前記絶縁膜
及び伝導膜の積層構造を開口する工程と、該開口部に不
純物拡散によりエミッタ及びコレクタを形成する工程
と、半導体基板全面に絶縁膜を形成する工程と、異方性
エッチングにより前記開口部の側壁部に絶縁膜のサイド
ウォールを形成する工程と、前記伝導膜とエミッタを接
続する工程を含む半導体装置の製造方法であって、これ
によって上記問題点を解決するものである。
【００１８】本発明の請求項７の発明は、半導体装置
が、バイポーラトランジスタを構成する部分と、ＭＯＳ
トランジスタを構成する部分とを備える請求項３ないし
６のいずれかに記載の半導体装置の製造方法であって、
これによって上記問題点を解決するものである。
が、バイポーラトランジスタを構成する部分と、ＭＯＳ
トランジスタを構成する部分とを備える請求項３ないし
６のいずれかに記載の半導体装置の製造方法であって、
これによって上記問題点を解決するものである。
【００１９】本発明の請求項８の発明は、バイポーラト
ランジスタを構成する部分の絶縁膜をＭＯＳトランジス
タのゲート絶縁膜、伝導膜をＭＯＳトランジスタを構成
する部分のゲート電極と同時に形成することを特徴とす
る請求項７に記載の半導体装置の製造方法であって、こ
れによって上記問題点を解決するものである。
ランジスタを構成する部分の絶縁膜をＭＯＳトランジス
タのゲート絶縁膜、伝導膜をＭＯＳトランジスタを構成
する部分のゲート電極と同時に形成することを特徴とす
る請求項７に記載の半導体装置の製造方法であって、こ
れによって上記問題点を解決するものである。
【００２０】本発明の請求項９の発明は、伝導膜をＰｏ
ｌｙＳｉまたはＰｏｌｙＳｉを含む積層膜により形成し
たことを特徴とする請求項４ないし８のいずれか記載の
半導体装置の製造方法であって、これによって上記問題
点を解決するものである。
ｌｙＳｉまたはＰｏｌｙＳｉを含む積層膜により形成し
たことを特徴とする請求項４ないし８のいずれか記載の
半導体装置の製造方法であって、これによって上記問題
点を解決するものである。
【００２１】
【作用】本発明によれば、下地にダメージを与えるおそ
れのあるエッチング時において、例えば具体的には、Ｍ
ＯＳトランジスタのＬＤＤ用スペーサ形成のための異方
性エッチング時において、ラテラルバイポーラトランジ
スタのベース活性領域を保護膜で被覆することで、ここ
がオーバーエッチングにさらされることが防止される。
更に、この保護膜として、ＭＯＳトランジスタのゲート
電極形成用のＰｏｌｙＳｉ等の伝導体膜を用いる構成を
とることができ、これにより工程の追加無しに上記作用
効果を得ることができる。
れのあるエッチング時において、例えば具体的には、Ｍ
ＯＳトランジスタのＬＤＤ用スペーサ形成のための異方
性エッチング時において、ラテラルバイポーラトランジ
スタのベース活性領域を保護膜で被覆することで、ここ
がオーバーエッチングにさらされることが防止される。
更に、この保護膜として、ＭＯＳトランジスタのゲート
電極形成用のＰｏｌｙＳｉ等の伝導体膜を用いる構成を
とることができ、これにより工程の追加無しに上記作用
効果を得ることができる。
【００２２】本発明によれば、ＢｉＣＭＯＳ半導体装置
を形成する場合についても、ＭＯＳトランジスタのＬＤ
Ｄ用スペーサ形成の異方性エッチング時にバイポーラト
ランジスタのベース活性領域はオーバーエッチングにさ
らされることが無いため、従来問題となっていた素子の
劣化、歩留まりの低下等の問題は発生しない。更に前記
の如く構成することにより、工程の追加によるコストア
ップも生じ無いようにして、この作用効果を得るように
することができる。
を形成する場合についても、ＭＯＳトランジスタのＬＤ
Ｄ用スペーサ形成の異方性エッチング時にバイポーラト
ランジスタのベース活性領域はオーバーエッチングにさ
らされることが無いため、従来問題となっていた素子の
劣化、歩留まりの低下等の問題は発生しない。更に前記
の如く構成することにより、工程の追加によるコストア
ップも生じ無いようにして、この作用効果を得るように
することができる。
【００２３】
【実施例】以下、本発明の具体的な実施例について、図
面を用いて説明する。なお、当然のことではあるが、本
発明は実施例に限定されるものではない。
面を用いて説明する。なお、当然のことではあるが、本
発明は実施例に限定されるものではない。
【００２４】実施例１ この実施例は、ラテラルバイポーラトランジスタ部と、
ＭＯＳトランジスタ部とを備えるＢｉＣＭＯＳ半導体装
置に本発明を適用したものである。図１に装置断面を、
図２に製造工程を、装置のバイポーラトランジスタ部の
シリコン基板上部断面図で示したものである。
ＭＯＳトランジスタ部とを備えるＢｉＣＭＯＳ半導体装
置に本発明を適用したものである。図１に装置断面を、
図２に製造工程を、装置のバイポーラトランジスタ部の
シリコン基板上部断面図で示したものである。
【００２５】本実施例の半導体装置は、図１に示すよう
に、半導体基板１（ここではＳｉ基板）上に形成された
絶縁膜（ここではＳｉＯ2 から成るゲート酸化膜６）
と、この絶縁膜６上に形成された伝導膜７（ここではＰ
ｏｌｙＳｉ）により、ベース領域90を被覆したことを特
徴とするものである。
に、半導体基板１（ここではＳｉ基板）上に形成された
絶縁膜（ここではＳｉＯ2 から成るゲート酸化膜６）
と、この絶縁膜６上に形成された伝導膜７（ここではＰ
ｏｌｙＳｉ）により、ベース領域90を被覆したことを特
徴とするものである。
【００２６】本実施例の半導体装置の製造においては、
次の（１）〜（４）の工程をとる。
次の（１）〜（４）の工程をとる。
【００２７】（１）基板１において、バイポーラトラン
ジスタ部にＮ+ 埋め込み層２及び拡散層３を形成する。
この埋め込み層２及び拡散層３は、ＮＰＮトランジスタ
（図示せず）のコレクタ取り出し、及びＰＮＰトランジ
スタのベース取り出しとして機能する。次に素子分離の
ためのＬＯＣＯＳ酸化膜４及びＰ+ 拡散層５を形成した
後にゲート酸化膜６を形成する。ＬＯＣＯＳ酸化膜４と
しては４００〜５００ｎｍの、ゲート酸化膜６としては
１０〜２０ｎｍの膜厚のＳｉＯ2 膜を形成する。これに
より図２（ａ）の構造を得る。
ジスタ部にＮ+ 埋め込み層２及び拡散層３を形成する。
この埋め込み層２及び拡散層３は、ＮＰＮトランジスタ
（図示せず）のコレクタ取り出し、及びＰＮＰトランジ
スタのベース取り出しとして機能する。次に素子分離の
ためのＬＯＣＯＳ酸化膜４及びＰ+ 拡散層５を形成した
後にゲート酸化膜６を形成する。ＬＯＣＯＳ酸化膜４と
しては４００〜５００ｎｍの、ゲート酸化膜６としては
１０〜２０ｎｍの膜厚のＳｉＯ2 膜を形成する。これに
より図２（ａ）の構造を得る。
【００２８】（２）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＰｏｌｙＳｉを形成し、ＭＯＳトランジスタ部
のゲート電極部にＮ+ イオン注入を、ラテラルバイポー
ラトランジスタ部のエミッタ、コレクタ電極形成部分に
Ｐ+ イオン注入を行った後、ＭＯＳトランジスタ部のゲ
ート電極（符号73で示す）及びラテラルバイポーラトラ
ンジスタ部（符号７で示す）を残すように、ドライエッ
チング技術にて前記ＰｏｌｙＳｉを加工する。この時、
ラテラルバイポーラトランジスタ部のベース形成領域
は、前記ＰｏｌｙＳｉ（伝導膜）７で覆われるようにす
る。次に、ＭＯＳトランジスタ部にＰ- イオン注入を行
い、ＬＤＤ拡散層８を形成する。これにより図２（ｂ）
の構造を得る。
の膜厚のＰｏｌｙＳｉを形成し、ＭＯＳトランジスタ部
のゲート電極部にＮ+ イオン注入を、ラテラルバイポー
ラトランジスタ部のエミッタ、コレクタ電極形成部分に
Ｐ+ イオン注入を行った後、ＭＯＳトランジスタ部のゲ
ート電極（符号73で示す）及びラテラルバイポーラトラ
ンジスタ部（符号７で示す）を残すように、ドライエッ
チング技術にて前記ＰｏｌｙＳｉを加工する。この時、
ラテラルバイポーラトランジスタ部のベース形成領域
は、前記ＰｏｌｙＳｉ（伝導膜）７で覆われるようにす
る。次に、ＭＯＳトランジスタ部にＰ- イオン注入を行
い、ＬＤＤ拡散層８を形成する。これにより図２（ｂ）
の構造を得る。
【００２９】（３）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＳｉＯ2 を形成し、ドライエッチング技術を用
いて異方性エッチングを行うことにより、サイドウォー
ル状のＬＤＤ形成用ＳｉＯ2 スペーサ９を形成する。こ
の時、ラテラルバイポーラトランジスタのベース活性領
域90は、前記工程（２）においてＰｏｌｙＳｉで被覆さ
れていることで、異方性エッチングにてＬＤＤ用ＳｉＯ
2 スペーサ９を形成する際も、ベース活性領域90を保護
することが可能となり、ここがオーバーエッチングにさ
らされることが防止される。従って、従来問題となって
いた素子の劣化、歩留まりの低下等の問題は発生しな
い。更に、この保護膜として、ＭＯＳトランジスタ部の
ゲート電極形成用のＰｏｌｙＳｉ等の伝導体膜を用いる
ことで（図２（ｂ）の符号７で示す部分参照）、工程の
追加無しにこの保護膜形成が可能で、よってコストアッ
プも生じない。次にＭＯＳトランジスタ部にＰ+ イオン
注入を行い、ソース／ドレイン拡散層81を形成する。こ
れにより図２（ｃ）の構造を得る。
の膜厚のＳｉＯ2 を形成し、ドライエッチング技術を用
いて異方性エッチングを行うことにより、サイドウォー
ル状のＬＤＤ形成用ＳｉＯ2 スペーサ９を形成する。こ
の時、ラテラルバイポーラトランジスタのベース活性領
域90は、前記工程（２）においてＰｏｌｙＳｉで被覆さ
れていることで、異方性エッチングにてＬＤＤ用ＳｉＯ
2 スペーサ９を形成する際も、ベース活性領域90を保護
することが可能となり、ここがオーバーエッチングにさ
らされることが防止される。従って、従来問題となって
いた素子の劣化、歩留まりの低下等の問題は発生しな
い。更に、この保護膜として、ＭＯＳトランジスタ部の
ゲート電極形成用のＰｏｌｙＳｉ等の伝導体膜を用いる
ことで（図２（ｂ）の符号７で示す部分参照）、工程の
追加無しにこの保護膜形成が可能で、よってコストアッ
プも生じない。次にＭＯＳトランジスタ部にＰ+ イオン
注入を行い、ソース／ドレイン拡散層81を形成する。こ
れにより図２（ｃ）の構造を得る。
【００３０】（４）ＣＶＤにより、３００〜４００ｎｍ
の膜厚のＳｉＯ2 を形成した後、ラテラルバイポーラト
ランジスタ部のエミッタ、コレクタ部のＳｉＯ2 ／Ｐｏ
ｌｙＳｉ積層膜を開口する。次に、ＣＶＤにより２００
〜４００ｎｍの膜厚のＳｉＯ2を形成し、ドライエッチ
ング技術にて異方性エッチングすることにより、エミッ
タ、コレクタ電極分離用ＳｉＯ2 スペーサ92を形成す
る。ラテラルバイポーラトランジスタ部のエミッタ、コ
レクタ部にＰ+ を拡散し、エミッタ、コレクタを形成す
る。この時、同時にＭＯＳトランジスタ部のソース／ド
レイン拡散層81を活性化させる。その後、既存の配線技
術を用いて各電極を形成し、図１の構造の半導体装置を
得る。
の膜厚のＳｉＯ2 を形成した後、ラテラルバイポーラト
ランジスタ部のエミッタ、コレクタ部のＳｉＯ2 ／Ｐｏ
ｌｙＳｉ積層膜を開口する。次に、ＣＶＤにより２００
〜４００ｎｍの膜厚のＳｉＯ2を形成し、ドライエッチ
ング技術にて異方性エッチングすることにより、エミッ
タ、コレクタ電極分離用ＳｉＯ2 スペーサ92を形成す
る。ラテラルバイポーラトランジスタ部のエミッタ、コ
レクタ部にＰ+ を拡散し、エミッタ、コレクタを形成す
る。この時、同時にＭＯＳトランジスタ部のソース／ド
レイン拡散層81を活性化させる。その後、既存の配線技
術を用いて各電極を形成し、図１の構造の半導体装置を
得る。
【００３１】以上説明した本実施例によれば、ＢｉＣＭ
ＯＳＬＳＩを製造する際、ＭＯＳトランジスタ部のＬＤ
Ｄ用スペーサ形成の異方性エッチング時において、ラテ
ラルバイポーラトランジスタのベース活性領域を保護膜
で被覆することで、ここがオーバーエッチングにさらさ
れることが防止され、従来問題となってた素子の劣化、
歩留まりの低下等の問題発生が防止される。更に、この
保護膜として、ＭＯＳトランジスタ部のゲート電極形成
用のＰｏｌｙＳｉ等の伝導体膜を用いたので、工程の追
加無しに上記保護膜により効果を得ることができ、コス
トアップも生じない。
ＯＳＬＳＩを製造する際、ＭＯＳトランジスタ部のＬＤ
Ｄ用スペーサ形成の異方性エッチング時において、ラテ
ラルバイポーラトランジスタのベース活性領域を保護膜
で被覆することで、ここがオーバーエッチングにさらさ
れることが防止され、従来問題となってた素子の劣化、
歩留まりの低下等の問題発生が防止される。更に、この
保護膜として、ＭＯＳトランジスタ部のゲート電極形成
用のＰｏｌｙＳｉ等の伝導体膜を用いたので、工程の追
加無しに上記保護膜により効果を得ることができ、コス
トアップも生じない。
【００３２】実施例２ 前記した実施例１では、ベース活性領域の保護膜として
用いたＰｏｌｙＳｉ膜を電気的に独立させているが、実
使用上はエミッタと同電位とすることが望ましい。これ
は、チャージが前記ＰｏｌｙＳｉ中に飛び込むことによ
る、ベース活性領域の表面電位の変動等を防止するため
である。
用いたＰｏｌｙＳｉ膜を電気的に独立させているが、実
使用上はエミッタと同電位とすることが望ましい。これ
は、チャージが前記ＰｏｌｙＳｉ中に飛び込むことによ
る、ベース活性領域の表面電位の変動等を防止するため
である。
【００３３】本実施例はこの点を改良した実例であり、
図３にこの実施例の装置断面を示した。本例では更に、
エミッタ及びコレクタを、ＰｏｌｙＳｉからの拡散によ
り形成している。図３に、前記実施例１を示す図１、図
２に記したのと同符号を付すことにより同様の構成部分
を示して、詳しい説明は省略する。
図３にこの実施例の装置断面を示した。本例では更に、
エミッタ及びコレクタを、ＰｏｌｙＳｉからの拡散によ
り形成している。図３に、前記実施例１を示す図１、図
２に記したのと同符号を付すことにより同様の構成部分
を示して、詳しい説明は省略する。
【００３４】
【発明の効果】上述の如く、本発明によれば、半導体装
置製造に当たり、問題になるエッチング時のダメージを
防止した半導体装置、及びその製造方法を提供でき、特
に、高性能なＢｉＣＭＯＳを実現するに当たり、ＬＤＤ
スペーサ形成時のエッチングダメージがバイポーラトラ
ンジスタ、特にラテラルバイポーラトランジスタの性能
低下、歩留まりの低下等を引き起こすことを防止して、
高性能、低コストのＢｉＣＭＯＳＬＳＩ実現を図ること
ができる。
置製造に当たり、問題になるエッチング時のダメージを
防止した半導体装置、及びその製造方法を提供でき、特
に、高性能なＢｉＣＭＯＳを実現するに当たり、ＬＤＤ
スペーサ形成時のエッチングダメージがバイポーラトラ
ンジスタ、特にラテラルバイポーラトランジスタの性能
低下、歩留まりの低下等を引き起こすことを防止して、
高性能、低コストのＢｉＣＭＯＳＬＳＩ実現を図ること
ができる。
【図１】実施例１の半導体装置の断面図を示す。
【図２】実施例１の半導体装置の製造工程を示す。
【図３】実施例２の半導体装置の断面図を示す。
【図４】従来技術の工程を示す（１）。
【図５】従来技術の工程を示す（２）。
【図６】従来技術の工程を示す（３）。
【図７】従来技術の工程を示す（４）。
１ 半導体基板 ６ 絶縁膜（ゲート酸化膜） ７ 伝導膜（ＰｏｌｙＳｉ）
Claims (9)
- 【請求項１】半導体基板上に形成された絶縁膜と、前記
絶縁膜上に形成された伝導膜とによりベース領域を被覆
したことを特徴とするバイポーラトランジスタ。 - 【請求項２】半導体基板上に形成された絶縁膜と、前記
絶縁膜上に形成された伝導膜とによりベース領域を被覆
し、前記伝導膜がエミッタと接続されたことを特徴とす
るバイポーラトランジスタ。 - 【請求項３】ラテラルバイポーラトランジスタであるこ
とを特徴とする請求項１または２に記載のバイポーラト
ランジスタ。 - 【請求項４】半導体基板上に絶縁膜を形成する工程と、
伝導膜を形成する工程と、少なくともベース形成領域を
被覆させた状態で前記絶縁膜及び伝導膜の積層構造を加
工する工程を含む半導体装置の製造方法。 - 【請求項５】半導体基板上に絶縁膜を形成する工程と、
伝導膜を形成する工程と、少なくともベース形成領域を
被覆させた状態で前記絶縁膜及び伝導膜の積層構造を加
工する工程と、不純物拡散によりエミッタ及びコレクタ
を形成する工程と、前記伝導膜とエミッタを接続する工
程を含む半導体装置の製造方法。 - 【請求項６】半導体基板上に絶縁膜を形成する工程と、
伝導膜を形成する工程と、少なくともベース形成領域を
被覆させた状態で前記絶縁膜及び伝導膜の積層構造を加
工する工程と、前記絶縁膜及び伝導膜の積層構造を開口
する工程と、該開口部に不純物拡散によりエミッタ及び
コレクタを形成する工程と、半導体基板全面に絶縁膜を
形成する工程と、異方性エッチングにより前記開口部の
側壁部に絶縁膜のサイドウォールを形成する工程と、前
記伝導膜とエミッタを接続する工程を含む半導体装置の
製造方法。 - 【請求項７】半導体装置が、バイポーラトランジスタを
構成する部分と、ＭＯＳトランジスタを構成する部分と
を備える請求項３ないし６のいずれかに記載の半導体装
置の製造方法。 - 【請求項８】バイポーラトランジスタを構成する部分の
絶縁膜をＭＯＳトランジスタのゲート絶縁膜、伝導膜を
ＭＯＳトランジスタを構成する部分のゲート電極と同時
に形成することを特徴とする請求項７に記載の半導体装
置の製造方法。 - 【請求項９】伝導膜をＰｏｌｙＳｉまたはＰｏｌｙＳｉ
を含む積層膜により形成したことを特徴とする請求項４
ないし８のいずれか記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28504692A JPH06120431A (ja) | 1992-09-30 | 1992-09-30 | バイポーラトランジスタ及び半導体装置の製造方法 |
| US08/127,507 US5416031A (en) | 1992-09-30 | 1993-09-28 | Method of producing Bi-CMOS transistors |
| US08/201,026 US5666001A (en) | 1992-09-30 | 1994-02-24 | Transistor wherein the base area is covered with an insulating layer which is overlaid with a conductive film that might be polysilicon crystal or aluminum |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28504692A JPH06120431A (ja) | 1992-09-30 | 1992-09-30 | バイポーラトランジスタ及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120431A true JPH06120431A (ja) | 1994-04-28 |
Family
ID=17686469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28504692A Pending JPH06120431A (ja) | 1992-09-30 | 1992-09-30 | バイポーラトランジスタ及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253686A (ja) * | 2005-03-07 | 2006-09-21 | Taiwan Semiconductor Manufacturing Co Ltd | Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス |
| JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
-
1992
- 1992-09-30 JP JP28504692A patent/JPH06120431A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253686A (ja) * | 2005-03-07 | 2006-09-21 | Taiwan Semiconductor Manufacturing Co Ltd | Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス |
| US7723803B2 (en) | 2005-03-07 | 2010-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8049284B2 (en) | 2005-03-07 | 2011-11-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8445970B2 (en) | 2005-03-07 | 2013-05-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| JP2008244321A (ja) * | 2007-03-28 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
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