JPH012362A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 第１マスクおよび第２マスクからなる積層マスクを形成
し、フィールド絶縁膜を形成する。次いで、第１マスク
をサイドエツチングして、サイドエツチング部分を含む
表面に第１の導電体膜を被着し、次いで、前記第２マス
クを除去して、前記導電体膜の表面に絶縁膜を被着し、
更に、前記第１マスクの除去部分に第２の導電体膜を形
成する工程が含まれる製造方法である。

そうすれば、１回のフォトプロセスを適用して、フィー
ルド絶縁膜と不純物領域および配線が形成され、位置ず
れ余裕が不要になって微細化できる。

［産業上の利用分野］ 本発明は半導体装置の製造方法に係り、そのうち、セル
ファラインで形成するトランジスタ素子の形成方法に関
する。

最近、ＩＣ，ＬＳＩなど半導体装置は高性能化するため
にすべて高集積化、高密度化する方向に技術開発が進め
られている。

従って、半導体装置は微細化するためのセルファライン
（自己整合：　５ｅｌｆ　Ａｌｉｇｎ）方式の製造方法
が採られているが、それでも尚、セルファラインではな
い形成工程も介在しており、これらを解消させて一貫し
たセルファライン工程で形成する形成方法が望まれてい
る。

［従来の技術］ さて、セルファライン技術を利用して、多結晶シリコン
ベース引出し形のベース・エミッタをセルファラインで
形成し、微細化して高速に動作させるバイポーラトラン
ジスタの形成方法に、例えば、Ｓ　Ｓ　Ｔ　（Ｓｕｐｅ
ｒ　５ｅｌｆ　ａｌｉｇｎ　Ｔｅｃｈｎｏｌｏｇｙ　）
方式やエピタキシー・ポリシリコン同時成長方式（Ｉ　
Ｅ　Ｄ　ＭＢ２−５５参照）がある。

第３図（ａ）〜（ｆｌはそのＳＳＴ方・式のベース・エ
ミッタ部分の形成工程順断面図を示しており、同図によ
って順を追って説明すると、 第３図（ａ）参照；ｐ型シリコン基Ｆｉ１にｎ＋型埋没
層２．　　ｐ＋型チャネルカット層３を設け、ｎ型エピ
タキシャル成長層４　（コレクタ領域となる）を成長し
、更に、フォトプロセスを適用し、膜厚１０００人程度
０Ｓｉ０２膜＋Ｓｉ３Ｎ４膜をマスクＭとしてＬＯＣＯ
３法により膜厚数千人のＳ　ｉ　Ｏ２膜からなるフィー
ルド絶縁膜５を形成する。

第３図（ｂｌ参照；次いで、マスクＭを除去し、上面に
５ｉ０２膜＋Ｓｉ３Ｎ４膜６を形成し、更に、ボロンを
ドープしたｐ′″型の多結晶シリコン膜７　（ベース引
出し電極）を被着し、その上に５ｉ０２膜８を形成する
。

第３図（Ｃ）参照；次いで、フォトプロセスによって内
部ベース領域上の５ｉ０２膜８とｐ＋型多結晶シリコン
膜７とをＲＩＥ　（リアクティブイオンエッチ）法でエ
ツチングして窓Ｗを開ける。

第３図（ｄ）参照；次いで、窓側面に５ｉ０２膜９を形
成した（この５ｉ０２膜９は上記のＲＩＥ工程の途中で
熱処理して形成してもよいし、また、窓開けした後、熱
処理して形成してもよい）後、熱燐酸液でエツチングし
て、窓Ｗ内部のＳｉ３Ｎ４膜を除去し、更に、両側に故
意にＳｉ３　Ｎ４膜のサイドエツチングを進行させる。

第３図（ｅ）参照；次いで、ＣＶＤ法で高純度な多結晶
シリコン膜を被着して、上記のサイドエツチング部分に
多結晶シリコン膜を埋没する。そうすると、埋没した多
結晶シリコン膜（サイドエツチング部分）にはｐ＋型多
結晶シリコン膜７からボロンが拡散してｐ型化する。従
って、次に、苛性カリ液によってエツチングすると、ｐ
型多結晶シリコン膜はエツチングされずに、高純度な多
結晶シリコン膜のみをエツチング除去させることできる
。更に、熱処理して拡散しｐ＋梨型外ベース領域１０を
画定し、且つ、窓Ｗ内部の多結晶シリコン膜表面に５ｉ
０２膜を形成する。

第３図（ｆ）参照；次いで、窓Ｗ内にボロンイオンを注
入してｐ型内部ベース領域１１を画定し、更に、燐ドー
プしたｎ＋型多結晶シリコン膜１２を被着し、熱処理し
てｎ＋型エミッタ領域１３を画定する。

以上が従来から実施されているバイポーラトランジスタ
のＳＳＴ方式の形成方法である。

次に、同じくバイポーラトランジスタのエピタキシー・
ポリシリコン同時成長方式のベース・エミッタ部分の形
成方法の工程順断面図を第４図（ａ）〜（ｆ）によって
概要を説明する。

第４図（ａ）参照；上記例と同様に、ｐ型シリコン基板
２１にｎ＋型埋没層２２．ｐ＋型チャネルカットＪｉ２
３を設け、ｎ型エピタキシャル成長層２４（コレクタ領
域となる）を成長し、更に、ＣＶＤ法により５ｉ０２膜
２５を成長する。次に、フォトプロセスにより５ｉ０２
膜２５をエツチングして活性領域を開口する。この５ｉ
０２膜２５はフィールド絶縁膜となるものである。

第４図（ｂ）参照；次いで、上面にボロンをドープした
ｐ＋型の多結晶シリコン膜２７（ベース引出し電極）を
成長し、その上にＳｉ３Ｎ４膜２８を形成する。その時
、ｎ型エピタキシャル成長層２４上に被着した多結晶シ
リコン膜２７はｐ型結晶シリコン膜２６となり、これは
ベース領域となる。

第４図（Ｃ）参照；次いで、レジスト　（図示せず）を
塗布してイオンエツチングすれば、ｐ型結晶シリコン膜
２６の上の凹部Ｖのみにレジストを残存させることがで
き、そのレジストをマスクにしてＳｉ３　Ｎ４膜をエツ
チングして、ｐ型結晶シリコン膜１６上の凹部Ｖにのみ
Ｓｉ３Ｎ４膜２８を残存、させ、次に、多結晶シリコン
膜２７面を熱酸化して５ｉ０２膜２９を形成する。

第４図（ｄ）参照；次いで、凹部ＶのＳｉ３Ｎ４膜を除
去し、更に、ＣＶＤ法で凹部Ｖを含む全面に５ｉ０２膜
３０を被着する。

第４図（ｅｌ参照；次いで、ＲＩＥ法で５ｉ０２膜３０
をコントロールエツチングすると、凹部Ｖのｐ型結晶シ
リコン膜２６の底面中央部を露出させることができる。

即ち、凹部■の周囲側面は５ｉ０２膜３０で被覆され、
また、多結晶シリコン膜２７の上面は５ｉ０２膜２９で
被覆された状態になる。

第４図（ｆ）参照；次いで、凹部■の中に燐ドープした
ｎ＋型多結晶シリコン膜３１を被着し、熱処理してｎ＋
型エミッタ領域３２を画定する。

以上がエピタキシー・ポリシリコン同時成長方式の形成
方法である。

［発明が解決しようとする問題点］ ところで、上記のＳＳＴ方式の形成方法においては、フ
ォトプロセス適用工程が第３図（ａｌのＬＯＣＯ８工程
と第３図（Ｃ）の窓Ｗを開ける工程との２工程あり、そ
の両者の間の位置ずれ余裕を見こまなければならないた
めに、それだけトランジスタの微細化が阻害される欠点
がある。

一方、エピタキシー・ポリシリコン同時成長方式の形成
方法はフォトプロセス適用工程が第４図（ａ）のＬＯＧ
Ｏ３工程のみであり、その点から位置ずれを見込む必要
なく、微細化が可能である。しかし、ｐ＋型の多結晶シ
リコン膜２７（ベース引出し電極）の厚みがベースコン
タクト面積となり、且つ、この電極の抵抗を低下させる
ためには多結晶シリコン膜２７の厚みを厚くしなければ
ならないが、そうすれば容量が増加する問題が起こる。

即ち、エビ・ポリ同時形成の多結晶シリコン膜２７の成
長がトランジスタ特性に大きな影響をもち、その調節が
難しい形成方法である。

本発明にかかる形成方法は、上記のようなセルファライ
ンによる形成方法を改善して、１回のフォトプロセスを
適用して安定した特性の半導体装置を形成することを目
的とするものである。

し問題点を解決するための手段〕 その目的は、半導体基板上に第１マスクおよび第２マス
クを積層したマスクパターンを形成し、該マスクパター
ンを保護膜にして露出した表面にフィールド絶縁膜を形
成する工程、次いで、前記第２マスクを保護膜にして第
１マスクをサイドエツチングする工程、 次いで、前記サイドエツチング部分を含む上面に第１の
導電体膜を被着する工程、次いで、前記第２マスクを除
去し、前記第１の導電体膜を通じて、接触した前記半導
体基板に不純物右頁域を形成する工程、次いで、前記第
１マスクを除去して、前記導電体膜の表面に絶縁膜を被
着し、更に、前記第１マスクの除去部分に第２の導電体
膜を形成する工程が含まれる半導体装置の製造方法によ
って達成される。

［作用］ 即ち、本発明は、第１マスクおよび第２マスクからなる
積層マスクを用い、サイドエツチングを利用して、１回
のフォトプロセスの適用によってフィールド絶縁膜と不
純物領域、電極を形成する。

そうすれば、引出しベース電極型構造のバイポーラトラ
ンジスタが形成でき、また、ＭＯＳトランジスタが形成
できて、これらのトランジスタは位置ずれ余裕を考慮す
る必要がなく、−層微細化される。

［実施例］ 以下、図面を参照して実施例によって詳細に説明する。

第１図（ａ）〜（ｇ）は本発明にかかるバイポーラトラ
ンジスタの形成方法の工程順断面図を示している。

第１図（ａ）参照；公知の製法によって、ｐ型シリコン
基板４１にｎ＋＋埋没層４２を形成し、ｐ＋＋チャネル
カット層４３を形成し、その上にｎ型エピタキシャル成
長層４４（コレクタ領域となる）を成長した後、ＣＶＤ
法によって膜厚５０００人のＳｉ３Ｎ４膜４５（第１マ
スク；下層にＳｉＯ３膜を介在させてもよい）および膜
厚５０００人の５ｉ０２膜４６（第２マスク）からなる
マスクパターンを形成する。このパターン形成にはレジ
ストマスクを用いたフォトプロセスが適用されるが、本
発明による形成方法はこの１回のみである。

第１図（ｂ）参照；次いで、それを保Ｓｉ！膜にして熱
酸化して膜厚６０００〜８０００　Ａのフィールド絶縁
膜４７（素子分離絶縁膜）を形成する。

第１図（Ｃ）参照；次いで、熱燐酸でエツチングすると
Ｓｉ３Ｎ４膜４５のサイドエツチングが進み、図示のよ
うに傘状になる。

第１図（ｄｌ参照：次いで、ＣＶＤ法で多結晶シリコン
膜４８を被着する。そうすると、被覆性良くサイドエツ
チング部分まで埋まり、更に、５ｉ０２膜４６の上にも
被着するからエッチバックあるいは研磨して余分の多結
晶シリコン膜を除去し、５ｉ０２膜４６を露出させて表
面を平坦にする。

第１図（ｅ）参照；次いで、５ｉ０２膜４６を除去し、
多結晶シリコン膜４８に硼素を拡散してｐ型化し、更に
、熱拡散によってコレクタ領域４４に外部ベース領域４
９を拡散形成し、同時に、表面に５ｉ０２膜５０を形成
する。

第１図（ｆ）参照；次いで、Ｓｉ３Ｎ４膜４５を除去し
、除去した窓Ｗ部分に硼素を注入して内部ベース領域５
１を形成する。

第１図（ｇ）参照；次いで、ＣＶＤ法で５ｉ０２膜を被
着し、ＲＩＥ法によってその５１０２１１ｇをエッチソ
ゲして、窓Ｗの側面にのみ５ｉ０２膜５２を残存し、そ
の上に燐ドープしたｎ＋型多結晶シリコン膜５３を被着
し、熱拡散してｎ＋型型部ミッタ領域５４画定する。

上記がバイポーラトランジスタの形成方法である。尚、
本例は第２マスクとして５ｉ０２膜４６を用いているが
、多結晶シリコン膜を第２マスクとして使用してもよい
。また、多結晶シリコン膜４８を被着して引出し電極と
したが、高融点金属を引出し電極とすることもできる。

次に、第２図（ａ）〜（幻は本発明にかかるＭＯＳトラ
ンジスタの形成方法の工程順断面図を示している。

第２図（ａ）参照；公知の製法によって、ｐ型シリコン
基板６１上にＣＶＤ法によって膜厚５０００人のＳｉ３
　Ｎ４膜６２（第１マスク；下層に５ｉ０２膜を介して
もよい）および膜厚５０００人のＳｉＯ□膜６３（第２
マスク）からなるマスクパターンを形成する。本発明に
よる形成方法では、レジストパターンを形成するフォト
プロセスがこの工程のみである。

第２図中）参照；次いで、Ｓｉ３Ｎ４膜６２＋　Ｓｒ　
０２膜６３を保護膜にして熱酸化して膜厚数千人のフィ
ールド絶縁膜６４を形成する。

第２図（Ｃ）参照；次いで、熱燐酸でエツチングしてＳ
ｉ３Ｎ４膜６２をサイドエツチングし、図示のように傘
状のマスクにする。

第２図（ｄｌ参照；次いで、ＣＶＤ法で多結晶シリコン
膜６５を被着する。これによってサイドエツチング部分
まで埋まり、更に、５ｉ０２膜４６の上にも被着するた
めエッチバックあるいは研磨して、５ｉ０２膜６３を露
出させて平坦化する。

第２図（ｅ）参照；次いで、５ｉ０２膜６３を除去し、
多結晶シリコン膜６５に燐を拡散してｎ型化し、更に、
熱拡散によってソース領域６６およびドレイン領域６７
を拡散形成し、同時に、表面に５ｉ０２膜６８を形成す
る。

第２図（ｆ）参照；次いで、５４３Ｎ４膜６２を除去す
る。

第２図（ｇ）参照；次いで、ＣＶＤ法で５ｉＯｐ膜を被
着し、ＲＩＥ法によってその５ｉ０２１！Ａをエッチン
グして、窓Ｗの側面にのみ５ｉ０２膜６９を残存させ、
更に、熱酸化してゲート絶縁膜７０を形成し、その上に
ゲート電極７１を形成して、Ｍ’Ｏ３）ランジスタを完
成させる。

上記のように、本発明にかかる形成方法は、バイポーラ
トランジスタ、ＭＯＳ）ランジスタのいずれも１回のフ
ォトプロセスを適用するだけで作製することができ、位
置合わせ余裕を設ける必要がなくて、−Ｎ？Ａ細化でき
る形成方法である。

且つ、第１図に説明したバイポーラトランジスタの実施
例では、多結晶シリコン膜４８の厚みを自在に制御でき
るため、素子特性に悪影客を与えることもなく、品質を
安定して再現性良く作製することができる。

［発明の効果］ 以上の説明から明らかなように、本発明にかかる製造方
法は一層高集積化して、ＩＣの性能向上に寄与するもの
である。

【図面の簡単な説明】

第１図（ａｌ〜（ｇｌは本発明にかかるバイポーラトラ
ンジスタの形成工程順断面図、 第２図（ａ）〜（ｇ）は本発明にかかるＭ　ＯＳ　）ラ
ンジスタの形成工程順断面図、 第３図（ａ）〜（ｆ）は従来のバイポーラトランジスタ
のＳＳＴ方式の形成工程順断面図、 第４図（ａ）〜（ｆ）は従来のバイポーラトランジスタ
のエピタキシー・ポリシリコン同時成長方式の形成工程
順断面図である。 図において、 ４１、６１はシリコン基板、 ４５、６２はＳｉ３Ｎ４膜（第１マスク）、４６、６３
は５ｉ０２膜（第２マスク）、４７、６４はフィールド
絶縁膜、 ４８、６５は多結晶シリコン膜（第１の導電膜）、４９
は外部ベース領域、 ５１は内部ベース領域、 ５３は多結晶シリコン膜（第２の導電膜）、５４はエミ
ッタ領域、 ７０はゲート絶縁膜、 ７１はゲート電極（第２の導電膜） ４６５αｌ１ｌ（つと２７スフ） 第１図 第１図 ノド刈Ｉ：ストｔＰｊ　ＭＯＳ　Ｌう〉ジ゛７りの形成
°エコ引￥Ｉソ廃荏カー１ｌｌｓσ第２図 ７１ケート’ｆ＆ ≧ト屓ら明にかｔＰｊ　ＭＯＳ　ｌ−フ〉ジ°スタあ形
成：工オシツ々鉾ｄｂ已り第２図 逢Ｌｅ＋　ＳＳＴ左式の形成”ｒ縫＋゛ｊ！訝面図　　
　゛第３図 ｑＬ束ｐ　ｓ　Ｓ　Ｔ　方ｎ　ｆ）形Ｆ５：　ｒ　Ｊ’
ｉ　ｄ　１ｆｔｉ’（ｆｉｘ　ｍ第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上に第１マスクおよび第２マスクを積
   層したマスクパターンを形成し、該マスクパターンを保
   護膜にして露出した表面にフィールド絶縁膜を形成する
   工程、 次いで、前記第２マスクを保護膜にして第１マスクをサ
   イドエッチングする工程、 次いで、前記サイドエッチング部分を含む上面に第１の
   導電体膜を被着する工程、 次いで、前記第２マスクを除去し、前記導電体膜を通じ
   て、接触した前記半導体基板に不純物領域を形成する工
   程、 次いで、前記第１マスクを除去して、前記導電体膜の表
   面に絶縁膜を形成し、更に、前記第１マスクの除去部分
   に第２の導電体膜を被着する工程が含まれてなることを
   特徴とする半導体装置の製造方法。
2. （２）前記不純物領域が外部ベース領域であることを特
   徴とする特許請求の範囲第１項記載の半導体装置の製造
   方法。
3. （３）前記不純物領域がソース領域およびドレイン領域
   であり、第２の導電体膜がゲート電極であることを特徴
   とする特許請求の範囲第１項記載の半導体装置の製造方
   法。