JPH06112502A

JPH06112502A - 浮遊ゲート型半導体記憶装置及び製造方法

Info

Publication number: JPH06112502A
Application number: JP3359817A
Authority: JP
Inventors: Takeshi Okazawa; 武岡澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 1994-04-22
Anticipated expiration: 2014-06-23
Also published as: JP2910369B2

Abstract

(57)【要約】【目的】本発明の目的はバーズビークの発生を抑制し
たうえでフィールド絶縁膜下に生じる寄生ＭＯＳトラン
ジスタのオン状態を防止することである。【構成】シリコン基板表面には、ゲート絶縁膜１２，
１３及びフィールド絶縁膜１８が形成され、ゲート絶縁
膜１２，１３上からフィールド絶縁膜１８上に延在して
浮遊ゲート１４Ａ，１４Ｂが形成される。隣接した浮遊
ゲート１４Ａ，１４Ｂの間には、フィールド絶縁膜１８
と同じ程度の膜厚の浮遊ゲート分離膜２９が形成されて
いる。【効果】浮遊ゲート分離膜２９によりフィールド絶縁
膜は、実質的に厚くなるので、初期にフィールド酸化す
る際には、従来よりも大幅に薄く形成することができ、
バーズビークを抑えることができる。また、フィールド
絶縁膜１８下の寄生ＭＯＳトランジスタは浮遊ゲート分
離膜２９によりオン状態にならない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に微細化による高集積化の可能な浮遊ゲート構造の記
憶セルを有する半導体記憶装置及びその製造方法に関す
る。

【０００２】

【従来の技術】この種の従来の記憶装置の最終的な構造
を図２〜図３に示す。図３は図２のＡ−Ａ’線に沿った
断面図である。

【０００３】図２において、１８はフィールド酸化膜、
２０，２１はＭＯＳ型記憶装置のドレイン、２２はソー
ス、１４Ａ，１４Ｂは浮遊ゲート、１９は制御ゲート、
２３，２４はドレインの電位を外部へ引き出すための配
線２５，２６とのコンタクトホールを示している。

【０００４】図３に示すような一導電型シリコン基板１
１の表面に第１及び第２のゲート絶縁膜１２，１３と、
それら第１，第２のゲート絶縁膜１２，１３に、はさま
れたフィールド絶縁膜１８を有する構造で、多結晶シリ
コンよりなる第１及び第２の浮遊ゲート１４Ａ，１４Ｂ
は、それぞれ第１及び第２のゲート絶縁膜１２，１３上
から、フィールド絶縁膜１８上へ一部が延在している。
また、第１及び第２の浮遊ゲート１４Ａ，１４Ｂを被っ
て浮遊ゲート上に絶縁膜１６が形成され、さらに、それ
らの絶縁膜１６上には制御ゲート１９が形成され、最後
に、制御ゲート１９を被う層間膜２７上に第１及び第２
の配線２５，２６を設け、これらは記憶装置をマトリク
ス状に配列した場合の列線になっている。

【０００５】次に、従来技術の問題を明確にするため
に、図８〜図１１を参照して従来の浮遊ゲート型半導体
記憶装置の製造方法を説明する。

【０００６】まず、図８に示すように、一導電型シリコ
ン基板１１の表面に、例えば、選択酸化法によりフィー
ルド絶縁膜１８を成長させ、フィールド絶縁膜１８を除
く領域に、第１及び第２のゲート絶縁膜１２，１３を生
長させる。ここで記憶装置相互の電気的絶縁分離を完全
におこなう目的で、従来例ではフィールド絶縁膜は、例
えば、８０００オングストローム程度に成長させてい
た。

【０００７】次に、第１及び第２のゲート絶縁膜１２，
１３及びフィールド絶縁膜１８を被って浮遊ゲート用の
導体膜１４を形成する。その後この浮遊ゲート用導体膜
１４を所定のパターンに加工するためのフォトレジスト
マスク２８を形成する。このフォトレジストマスク２８
はフィールド１８上に開孔部を有する。その後フォトレ
ジストマスク２８をエッチングマスクにして導体膜１４
のフォトレジストに被われていない領域ａ’をエッチン
グ除去する（図９）。

【０００８】次に、絶縁膜１６を構造全体に形成し（図
１０）、さらに制御ゲート１９と、層間膜２７を順次形
成し（図１１）、最後に、図３に示した列線となる第１
及び第２の配線２５，２６を形成する。

【０００９】

【発明が解決しようとする課題】この従来の浮遊ゲート
型半導体記憶装置では、浮遊ゲート用導体膜１４を所定
の形状に加工する際、フォトエッチング工程を用いて不
要な部分（ａ’）を除去し、所定のパターンを残すが、
従来不要な領域はフィールド絶縁膜上に位置するように
設計されていた。その理由は図２の平面図から明らかな
ように浮遊ゲート１４Ａ，１４Ｂに浮遊ゲート型ＭＯＳ
トランジスタのチャンネル幅領域を完全に被わせるよう
その端部をフィールド酸化膜１８上に延在させるためで
ある。したがって、図９に示すようにフィールド絶縁膜
１８上で、導体膜１４の不要な領域を除くようになって
いた。

【００１０】かかる機能上の要請から従来例では、フィ
ールド絶縁膜１８の表面の浮遊ゲート１４を除去する
際、浮遊ゲートを構成する導体膜１４のエッチングと同
時にフィールド絶縁膜１８も表面から一部除去され、そ
の結果、フィールド酸化膜１８の膜厚の一部が減少し
て、薄くなるという問題点があった。その結果、制御ゲ
ート１９をフィールド酸化膜１８上に形成すると、制御
ゲート１９の下のフィールド酸化膜１８が薄くなってい
るところで、寄生ＭＯＳトランジスタがオンし、フィー
ルド酸化膜１８下の電流経路を経てリーク電流（漏れ電
流）が流れやすくなる。

【００１１】一方、上述したフィールド絶縁膜１８の一
部が薄くなることを先に見越して、フィールド絶縁膜を
形成する際に余計に厚く形成すると、選択酸化法では、
バーズビークといわれる酸化の際の横方向への広がりが
発生するという問題点が生じる。すなわち、バーズビー
クは選択酸化時の膜厚に比例するため、フィールド絶縁
膜１８を厚く、例えば、８０００オングストローム形成
すると、それに比例して酸化の横方向への広がりが４０
００オングストローム程になり、記憶装置を形成する際
の寸法精度が悪くなり、チップサイズが大型化してい
た。

【００１２】

【課題を解決するための手段】本願発明の第１の要旨
は、半導体基板上に選択的に形成されたフィールド絶縁
膜と、フィールド絶縁膜両側の半導体基板表面を被う第
１，第２のゲート絶縁膜と、第１，第２のゲート絶縁膜
上からフィールド絶縁膜上に延在しフィールド絶縁膜上
で互いに離隔した第１，第２の浮遊ゲートと、第１，第
２の浮遊ゲートをそれぞれ被う第１，第２の絶縁膜と、
第１，第２の絶縁膜を介して第１，第２の浮遊ゲートと
対向する制御ゲートで構成される複数の記憶素子を含む
浮遊ゲート型半導体記憶装置において、上記第１，第２
の浮遊ゲート間にフィールド絶縁膜の表面から突出した
絶縁体を設けたことである。

【００１３】本願発明の第２の要旨は、半導体基板上に
選択的に形成されたフィールド絶縁膜両側の半導体基板
表面に第１，第２のゲート絶縁膜を形成する工程と、第
１，第２のゲート絶縁膜とフィールド絶縁膜を酸化可能
な第１の導体膜で被う工程と、酸化可能な第１の導体膜
を酸化不能な絶縁層で被う工程と、フィールド絶縁膜上
で酸化不能な絶縁層を一部除去する工程と、露出した酸
化可能な導体膜を酸化して酸化物をフィールド絶縁膜の
表面に至らしめると共に第１，第２の浮遊ゲートを形成
する工程と、分断された酸化不能な絶縁層を介して制御
ゲートと第１，第２の浮遊ゲートに対向させる工程とを
有するである。

【００１４】

【発明の作用】制御ゲートに電圧が印加されても、フィ
ールド絶縁膜は制御ゲート直下の全てにおいて十分な膜
厚があり、寄生ＭＯＳトランジスタはオンしない。

【００１５】また、フィールド絶縁膜は寄生ＭＯＳトラ
ンジスタのオン状態を防止できる限界まで薄くでき、バ
ーズビークを減少できる。

【００１６】

【実施例】本発明の第１実施例を図１を参照して説明す
る。図１は図２のＡ−Ａ’線に沿った断面図に対応する
図である。Ｐ型シリコン基板１１の表面に第１及び第２
のゲート絶縁膜１２，１３と、それらの第１，第２ゲー
ト絶縁膜１２，１３を電気的に分離フィールド絶縁膜１
８が形成されている。ここで、第１，第２のゲート絶縁
膜１２，１３は２００オングストローム以下、またフィ
ールド絶縁膜１８は２０００オングストロームが適当で
ある。

【００１７】第１及び第２のゲート絶縁膜１２，１３を
被い、かつ、一部がフィールド絶縁膜１８上に延在し
て、第１及び第２の浮遊ゲート１４Ａ，１４Ｂが形成さ
れる。第１及び第２の浮遊ゲート１４Ａ，１４Ｂは１０
¹⁹〜１０²¹cm^-3程度の不純物濃度でリン等のＮ型不純物
を含有する多結晶シリコンより成り、膜厚は１０００オ
ングストローム程度である。第１及び第２の浮遊ゲート
１４Ａ，１４Ｂの上には、それぞれ第１及び第２の浮遊
ゲート上絶縁膜１６Ａ，１６Ｂが形成されている。これ
らの第１及び第２の浮遊ゲート上絶縁膜１６Ａ，１６Ｂ
は窒化シリコン等のシリコンの高温熱酸化に際して耐酸
化性を有する膜を中央にはさんで、上層及び下層が酸化
シリコン膜より成る３層膜（酸化シリコン−窒化シリコ
ン−酸化シリコンの３層構造：通常略してＯＮＯ膜と称
す）により構成される。膜厚は下層の酸化シリコンが１
００オングストローム、窒化シリコンが１００オングス
トローム、上層の酸化シリコンが５０オングストローム
である。

【００１８】第１及び第２の浮遊ゲート１４Ａ，１４Ｂ
の間のフィールド絶縁膜１８上には、第１及び第２の浮
遊ゲート１４Ａ，１４Ｂを分離するように浮遊ゲート分
離膜２９が形成されている。浮遊ゲート分離膜２９は２
０００オングストロームの膜厚である。第１及び第２の
浮遊ゲート上絶縁膜１６Ａ，１６Ｂ及び浮遊ゲート分離
膜２９上には、制御ゲート１９がリンを１０²⁰〜１０²¹
cm^-3の不純物濃度で含有する多結晶シリコンで形成さ
れ、膜厚は１５００オングストロームである。この制御
ゲート１９は記憶装置マトリクスの行線になる。

【００１９】最後に制御ゲート１９と絶縁する目的で、
層間膜２７が制御ゲート１９上に形成され、さらに層間
膜２７上には第１，第２の配線２５，２６が形成されて
いる。

【００２０】図４〜図７は第１実施例の製造方法を示す
断面図である。

【００２１】まず、図４に示すように、Ｐ型シリコン基
板１１の表面に約２００オングストロームの第１及び第
２のゲート絶縁膜１２，１３を形成し、さらに、第１及
び第２のゲート絶縁膜１２，１３の間には選択酸化法に
より、フィールド絶縁膜１８を２０００オングストロー
ムの膜厚に形成する。フィールド絶縁膜１８の両端部に
は、バーズビークと呼ばれるフィールド絶縁膜が横方向
へ広がった領域ｂ，ｃが形成されるが、本実施例ではフ
ィールド絶縁膜１８が２０００オングストロームの膜厚
でよいので、バーズビークの広がりは１０００オングス
トローム程度になる。第１，第２のゲート絶縁膜１２，
１３とフィールド絶縁膜１８上には、浮遊ゲート用ポリ
シリコン膜１４と、浮遊ゲート上絶縁膜１６が順次形成
される。ここでポリシリコン膜１４と浮遊ゲート上絶縁
膜１６は、前述したようなＮ型不純物を含有する多結晶
シリコン膜及びＯＮＯ膜により形成される。

【００２２】次に、図５に示すように、フィールド絶縁
膜１８の一部ａが開孔するようにフォトレジスト２８を
所定のパターンに形成し、フォトレジスト２８をマスク
にして開孔部ａの浮遊ゲート上絶縁膜１６を選択的に除
去する。次にフォトレジスト２８を除去した後装置全体
を９００℃の高温酸化性雰囲気中におき、前述した浮遊
ゲート上絶縁膜１６に被われていないポリシリコン膜１
４を選択的に酸化して、酸化シリコンより成る浮遊ゲー
ト分離膜２９を成長させる（図６）。このとき、浮遊ゲ
ート上絶縁膜１６Ａ，１６Ｂは耐酸化性のＯＮＯ膜で形
成されているので、浮遊ゲート上絶縁膜１６Ａ，１６Ｂ
に被われた浮遊ゲート１４Ａ，１４Ｂは酸化されないで
残る。なお、前述したように浮遊ゲート１４Ａ，１４Ｂ
は１０００オングストロームの膜厚であるが、シリコン
の高温熱酸化工程では、約２倍の２０００オングストロ
ームの酸化シリコンが形成される。したがって、図６に
示すように、浮遊ゲート分離膜２９は浮遊ゲート１４
Ａ，１４Ｂよりも厚く凸の形状が得られる。

【００２３】次に図７に示すように制御ゲート１９、層
間膜２７を順次形成し、最後に、アルミより成る配線層
２５，２６を層間膜２７上に形成して図１の構造を得
る。

【００２４】図１２〜図１５は本発明の第２実施例を示
す。図１２は浮遊ゲート１４を２０００オングストロー
ムの膜厚にする点を除いて図４と同じ構造である。本実
施例では第１実施例と異なり、図１３に示すように、フ
ィールド絶縁膜１８上のフォトレジスト２８の開孔部ａ
において、浮遊ゲート上絶縁膜１６を除去した後、引き
続いて浮遊ゲート１４を１０００オングストローム程度
エッチングする。浮遊ゲート１４の膜厚はあらかじめ２
０００オングストロームにしておくので、１０００オン
グストロームエッチングすると残りは１０００オングス
トロームになる。そこで第１実施例と同じくＯＮＯ膜よ
り成る浮遊ゲート上絶縁膜をマスクにして高温熱酸化を
施し、開孔部ａに浮遊ゲート分離膜２９を形成するが、
浮遊ゲート１４の膜厚が１０００オングストロームに減
っているので、酸化されても浮遊ゲート分離膜２９は２
０００オングストローム程度になり、第１，第２の浮遊
ゲート１４Ａ，１４Ｂの膜厚とほぼ同じになり、表面が
平坦になる。その後の工程は図１４〜図１５に示される
が、第１実施例と同様である。

【００２５】この方法を用いると、開孔部ａでの浮遊ゲ
ート１４のエッチングという工程が追加されるが、制御
ゲート１９の下が平坦なので、制御ゲート１９を形成す
る際の断線やエッチング残りと言った製造歩留りの低下
の原因を取り除くことに有効である。

【００２６】

【発明の効果】以上説明してきたように本発明では、浮
遊ゲート間の絶縁体が形成されているので、制御ゲート
がフィールド絶縁膜下の寄生ＭＯＳトランジスタをオン
させることはなく、リーク電流を防止できるという効果
が得られる。

【００２７】また、フィールド絶縁膜は寄生ＭＯＳトラ
ンジスタのオン状態を防止できる限り可及的に薄くで
き、バーズビークの発生を防止でき、チップサイズを小
さくできるという効果も得られる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す断面図である。

【図２】従来例の平面図である。

【図３】従来例の断面図である。

【図４】第１実施例の工程を示す断面図である。

【図５】第１実施例の他の工程を示す断面図である。

【図６】第１実施例の他の工程を示す断面図である。

【図８】従来例の工程を示す断面図である。

【図９】従来例の他の工程を示す断面図である。

【図１０】従来例の他の工程を示す断面図である。

【図１１】従来例の他の工程を示す断面図である。

【図１２】第２実施例の工程を示す断面図である。

【図１３】第２実施例の他の工程を示す断面図である。

【図１４】第２実施例の他の工程を示す断面図である。

【図１５】第２実施例の他の工程を示す断面図である。

【符号の説明】

１１シリコン基板１２第１のゲート絶縁膜１８フィールド絶縁膜１３第２のゲート絶縁膜１４，１４Ａ，１４Ｂ浮遊ゲート１６，１６Ａ，１６Ｂ浮遊ゲート上絶縁膜１９制御ゲート２０，２１ドレイン２２ソース２３，２４コンタクト２５，２６配線２７層間膜２８フォトレジスト２９浮遊ゲート分離膜

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【手続補正書】

【提出日】平成５年１０月５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図７

【補正方法】追加

【補正内容】

【図７】第１実施例の他の工程を示す断面図であ
る。

Claims

【特許請求の範囲】

【請求項１】半導体基板上に選択的に形成されたフィ
ールド絶縁膜と、フィールド絶縁膜両側の半導体基板表
面を被う第１，第２のゲート絶縁膜と、第１，第２のゲ
ート絶縁膜上からフィールド絶縁膜上に延在しフィール
ド絶縁膜上で互いに離隔した第１，第２の浮遊ゲート
と、第１，第２の浮遊ゲートをそれぞれ被う第１，第２
の絶縁膜と、第１，第２の絶縁膜を介して第１，第２の
浮遊ゲートと対向する制御ゲートで構成される複数の記
憶素子を含む浮遊ゲート型半導体記憶装置において、上
記第１，第２の浮遊ゲート間にフィールド絶縁膜の表面
から突出した絶縁体を設けたことを特徴とする浮遊ゲー
ト型半導体記憶装置。
【請求項２】半導体基板上に選択的に形成されたフィ
ールド絶縁膜両側の半導体基板表面に第１，第２のゲー
ト絶縁膜を形成する工程と、第１，第２のゲート絶縁膜
とフィールド絶縁膜を酸化可能な第１の導体膜で被う工
程と、酸化可能な第１の導体膜を酸化不能な絶縁層で被
う工程と、フィールド絶縁膜上で酸化不能な絶縁層を一
部除去する工程と、露出した酸化可能な導体膜を酸化し
て酸化物をフィールド絶縁膜の表面に至らしめると共に
第１，第２の浮遊ゲートを形成する工程と、分断された
酸化不能な絶縁層を介して制御ゲートと第１，第２の浮
遊ゲートに対向させる工程とを有する浮遊ゲート型半導
体記憶装置の製造方法。
【請求項３】上記酸化不能な絶縁層を一部除去する際
に酸化可能な導体膜の一部の膜厚を減少させる請求項２
記載の浮遊ゲート型半導体記憶装置の製造方法。