JPH0316181A - フローティングゲート型半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＥＰＲＯＭやＥＥＰＲＯＭなどのフローティグ
ゲート型半導体メモリ装置に関するものである。

（従来技術） 第４図にＥＰＲＯＭを示す。第４図でＡ−Ａ′線位置で
切断した部分の従来の構造を拡大して第５図に示す。

シリコン基板１上にはゲート酸化膜１１を介して一層目
の多結晶シリコン層によるフローティングゲート電極２
が第１図で縦方向に延び、第ｌ図で縦方向に隣接するフ
ローティングゲート電極２，２がスリット３によって分
離されている。フローティングゲート電極２上には層間
絶縁膜１２を介して二層目の多結晶シリコン層によるコ
ントロールゲート電極４が形成されている。コントロー
ルゲート電極４の上部からは絶縁膜（図示略）が被覆さ
れている。５は素子分離用のフィールド酸化膜である． ６は不純物が導入されてＮ＋型となったドレイン領域で
あり，２個のメモリセルで共通に使用され、コンタクト
７が設けられている。８は不純物が導入されてＮ＋型と
なった共通ソース領域であり、第１図で縦方向に延び、
複数のメモリセルで共通に使用される。ソース領域８に
はコンタクト９が設けられ、接地される。第１図中で一
点鎖線で囲まれた領域１０は１個のメモリセルを表わし
ている． このようなＥＰＲＯＭは、シリコン基板１にフィールド
酸化１１１５が形威され、ゲート酸化膜Ｉ１が形成され
た後、一層目の多結晶シリコン層が形威され、その多結
晶シリコン層にリンが導入されて抵抗値が下げられた後
、メモリセルを分離するために写真製版とエッチングに
よりスリット３が形成される．その後，眉間絶縁ＷＡ１
２が形威され、その上に二層目の多結晶シリコン層が形
威され、写真製版とエッチングによりパターン化が行な
われてコントロールゲート１！極４とフローテイングゲ
ート電極２が形威される。その後，ゲート電極２，４を
マスクにしてドレイン領域６とソース領域８に不純物が
導入される。

（発明が解決しようとする課題） スリット３が写真製版とエッチングにより形威されるた
め、第５図に又として示されるフローティグゲート電極
２のエッジ部の角度が急峻になり、このエッジ部Ｘに電
界が集中してフローテイグゲート電極２に蓄えられた電
荷がリークする。その結果、ＥＰＲＯＭやＥＥＰＲＯＭ
の保持特性が低下する． 本発明はブローティグゲート電極２のエッジ部Ｘの角度
を緩やかにすることによって電界集中を防ぎ、フローテ
ィグゲート型ＥＰＲＯＭ’ＰＥＥＰＲＯＭの保持特性を
向上させることを目的とするものである． （Ｉ！題を解決するための手段） 本発明では共通のコントロールゲート電極を使用する隣
接メモリセルのフローティグゲート電極間を選択酸化法
による酸化物によって分離する。

（作用） フローティグゲート電極を形成する多結晶シリコン層の
隣接メモリセル間を選択酸化法による酸化物により分離
すると、隣接部のフローティグゲートＷ１極エッジ部は
緩やかな角度をもつ。そのため、そのエッジ部に電界集
中が起こりにくくなる。

（実施例） 第１図は一実施例をコントロールゲートＷ１極が延びる
方向に沿ってコントロールゲートａｔｉ上で切断した状
態を表わす。本実施例の平面形状は第４図のスリット３
を酸化物による分離に置き換えた形状をしている． シリコン基板１の表面がフィールド酸化膜５によってメ
モリセルごとの活性領域に分離されている。活性領域上
にはゲート酸化膜１１を介して多結晶シリコン層にてな
るフローテイグゲート電極２が形成され、その上に眉間
絶縁膜を介してコントロールゲートＭ極４が形成されて
いる。コントロールゲート電極４上の絶縁膜などの図示
は省略してある。

共通のコントロールゲート電極４を使用する隣接メモリ
セル間のフローティグゲートｉｌ極２，２の分離のため
に、選択酸化法によりフローティグゲート用多結晶シリ
コン層を酸化して形威されたシリコン酸化物２３が形成
されている。

フローティグゲート電極２とコントロールゲート電極４
の間の層間絶縁膜は三層構造となっており、下側からシ
リコン酸化膜２０、シリコン窒化膜２１、シリコン酸化
膜２２の順に積層されている。シリコン窒化膜２１はフ
ローティグゲート電極２を分離するためのシリコン酸化
物２３を選択的に形成するためのマスクとして使用され
たものである。

隣接するメモリセル間のフローティグゲート電極２のエ
ッジ部分を拡大して第２図に示す。

分離用のシリコン酸化物２３はフローティグゲート用の
多結晶シリコン層が酸化されることにより形威される。

酸化はその多結晶シリコン層の下方向と横方向に進行し
、その結果、エッジ部Ｘの角度は９０度よりも大きくな
る． 次に、第３図によって本実施例を製造する方法を説明す
る。

（Ａ）シリコン基板ｌに通常の方法によってフィールド
酸化［５を形成し、ゲート酸化膜１１を形成する。

その後、フローティグゲート電極用の多結晶シリコン層
２ａを全面に１０００八程度の厚さに堆積する，多結晶
シリコン層２ａにはイオン注入法や拡散法によってＮ型
不純物を１０”／ｃｍ３以上導入する。これは多結晶シ
リコンＭ２ａを低抵抗化するためである。

（Ｂ）多結晶シリコン層２ａを１０００　〜１１００℃
，酸素雰囲気中でｌＯ〜３０分程度の熱酸化を行なって
３００Ａ程度のシリコン酸化膜２０ａを形成する． その上に、ＬＰＣＶＤ法などによってシリコン窒化膜を
１００Ａ程度の厚さに堆積し、隣接メモリセル間のフロ
ーティグゲート電極の境界になる領域のシリコン窒化膜
を写真製版とエッチグによって除去し、選択酸化用のシ
リコン窒化膜２ｌを形成する。

その後、９００〜１０００℃、Ｈ２／Ｏ：の雰囲気で３
０〜６０分程度酸化を施して、ブローテイグゲート電極
の境界の多結晶シリコン層２ａを完全に酸化する． その結果、第１図に示されるように、シリコン酸化物２
３が選択的に形威される。第１図で２２はこの選択酸化
の際に形威されるシリコン酸化膜である。

その後、コントロールゲート用の多結晶シリコン層を堆
積し、従来のＥＦＲＯＭのプロセスに従ってメモリセル
を形成する。

選択酸化に用いたシリコン窒化膜２１を残しておくと、
眉間絶縁膜がシリコン酸化膜一シリコン窒化膜一シリコ
ン酸化膜の三層構造となり，層間絶縁膜の耐圧を向上さ
せる上で好都合である．（発明の効果） 本発明では共通のコントロールゲート電極を使用する隣
接メモリセルのブローティグゲート電極間を選択酸化法
による酸化物によって分離したので、フローティグゲー
ト電極のエッジ部の角度が緩やかになって電界集中が緩
和され、メモリセルの保持特性が改善される．

【図面の簡単な説明】

第１図は一実施例を示す断面図、第２図は同実施例の一
部を拡大して示す断面図，第３図（Ａ）及び同図（Ｂ）
は一実施例を製造する方法を示す断面図、第４図はＥＰ
ＲＯＭを示す平面図、第５図は第４図のＡ−Ａ　’線位
置での断面図である。 ２・・・・・・ブローティグゲート電極、４・・・・・
・コントロールゲート電極、２０．２２・・・・・・シ
リコン酸化膜、２１・・・・・・シリコン窒化膜、２３
・・・・・・分離用シリコン酸化物。 第１図

Claims (1)

【特許請求の範囲】
1. （１）メモリセルごとに分離されたフローティグゲート
   電極上に層間絶縁膜を介してコントロールゲート電極が
   形成されているフローティグゲート型半導体メモリ装置
   において、共通のコントロールゲート電極を使用する隣
   接メモリセルのフローティグゲート電極間が選択酸化法
   による酸化物によって分離されていることを特徴とする
   フローテグゲート型半導体メモリ装置。