JP2785191B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2785191B2 JP2785191B2 JP63274024A JP27402488A JP2785191B2 JP 2785191 B2 JP2785191 B2 JP 2785191B2 JP 63274024 A JP63274024 A JP 63274024A JP 27402488 A JP27402488 A JP 27402488A JP 2785191 B2 JP2785191 B2 JP 2785191B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Description
【発明の詳細な説明】 以下の順序で本願の発明を説明する。
Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする課題 Ｅ 課題を解決するための手段 Ｆ 作用 Ｇ 実施例及び参考例 G1参考例（第１図、第２図） G2参考例（第３図、第４図） Ｈ 発明の効果 Ａ 産業上の利用分野 本願の発明は、スイッチング用のトランジスタとキャ
パシタとでメモリセルが構成されており、半導体基板上
の柱状突起に前記メモリセルが形成されている半導体メ
モリに関するものである。
パシタとでメモリセルが構成されており、半導体基板上
の柱状突起に前記メモリセルが形成されている半導体メ
モリに関するものである。
Ｂ 発明の概要 本願の発明は、上記の様な半導体メモリにおいて、ワ
ード線の延びる方向における第１の列と第２の列とで柱
状突起を互い違いに配し、第１及び第２の列における柱
状突起の天面のうちで第２及び第１の列側の部分を１本
のワード線で覆い且つワード線に覆われていない部分に
トランジスタの一方のソース・ドレイン領域を形成する
ことによって、高い集積度と速い動作速度とを得ること
ができる様にしたものである。
ード線の延びる方向における第１の列と第２の列とで柱
状突起を互い違いに配し、第１及び第２の列における柱
状突起の天面のうちで第２及び第１の列側の部分を１本
のワード線で覆い且つワード線に覆われていない部分に
トランジスタの一方のソース・ドレイン領域を形成する
ことによって、高い集積度と速い動作速度とを得ること
ができる様にしたものである。
Ｃ 従来の技術 メモリセルの平面的な占有面積を少なくして集積度の
高いメモリを得るために、半導体基板上の柱状突起にメ
モリセルを立体的に形成した半導体メモリが各種提案さ
れている。
高いメモリを得るために、半導体基板上の柱状突起にメ
モリセルを立体的に形成した半導体メモリが各種提案さ
れている。
例えば特開昭60−152056号公報の第６図及び第７図に
は、柱状突起の天面の一側端側に懸垂する様にワード線
を配した半導体メモリが開示されている。
は、柱状突起の天面の一側端側に懸垂する様にワード線
を配した半導体メモリが開示されている。
また上記公報の第11図及び第12図には、柱状突起の天
面上にワード線を配し、このワード線のうちで天面の中
央部に対応する位置にビット線を接続させるための開口
を形成し、柱状突起の天面のうちで開口の周端から天面
の周端までをトランジスタのチャネル領域とした半導体
メモリが開示されている。
面上にワード線を配し、このワード線のうちで天面の中
央部に対応する位置にビット線を接続させるための開口
を形成し、柱状突起の天面のうちで開口の周端から天面
の周端までをトランジスタのチャネル領域とした半導体
メモリが開示されている。
Ｄ 発明が解決しようとする課題 ところが、上記公報に開示された何れの半導体メモリ
でも、柱状突起の１つの列に１本のワード線が対応して
いるので、全体として長いワード線が必要である。従っ
て、ワード線の抵抗が高く、必ずしも十分な高速動作を
得ることができない。
でも、柱状突起の１つの列に１本のワード線が対応して
いるので、全体として長いワード線が必要である。従っ
て、ワード線の抵抗が高く、必ずしも十分な高速動作を
得ることができない。
Ｅ 課題を解決するための手段 本願の発明の半導体メモリでは、ワード線27の延びる
方向に配されている複数の柱状突起13の第１の列に隣接
している第２の列の前記柱状突起13は、前記第１の列中
で互いに隣接している２つの前記柱状突起13同士の中間
を通る線上に配されており、前記第１の列における前記
柱状突起13の天面のうちで前記第２の列側の部分と前記
第２の列における前記柱状突起13の天面のうちで前記第
１の列側の部分とを１本の前記ワード線27が覆ってお
り、前記第１及び第２の列における前記柱状突起13の前
記天面のうちで前記ワード線27に覆われていない部分に
トランジスタ36の一方のソース・ドレイン領域32が形成
されている。
方向に配されている複数の柱状突起13の第１の列に隣接
している第２の列の前記柱状突起13は、前記第１の列中
で互いに隣接している２つの前記柱状突起13同士の中間
を通る線上に配されており、前記第１の列における前記
柱状突起13の天面のうちで前記第２の列側の部分と前記
第２の列における前記柱状突起13の天面のうちで前記第
１の列側の部分とを１本の前記ワード線27が覆ってお
り、前記第１及び第２の列における前記柱状突起13の前
記天面のうちで前記ワード線27に覆われていない部分に
トランジスタ36の一方のソース・ドレイン領域32が形成
されている。
Ｆ 作用 本願の発明の半導体メモリでは、第１の列の柱状突起
13同士の間及び第２の列の柱状突起13同士の間にビット
線35を延ばせば、各々のメモリセル39を独立にアクセス
することができる。このため、１本のワード線27で２列
のメモリセル39をアクセスすることができて、集積度を
高くしても１本のワード線27の巾を広くすることができ
ると共に、ワード線27が短くてよい。従って、集積度を
高くしても、ワード線27の抵抗を低くすることができ、
また、ワード線27用の金属シャントを容易に形成するこ
とができる。
13同士の間及び第２の列の柱状突起13同士の間にビット
線35を延ばせば、各々のメモリセル39を独立にアクセス
することができる。このため、１本のワード線27で２列
のメモリセル39をアクセスすることができて、集積度を
高くしても１本のワード線27の巾を広くすることができ
ると共に、ワード線27が短くてよい。従って、集積度を
高くしても、ワード線27の抵抗を低くすることができ、
また、ワード線27用の金属シャントを容易に形成するこ
とができる。
Ｇ 実施例及び参考例 以下、本願の発明の参考例及び一実施例を、第１図〜
第４図を参照しながら説明する。
第４図を参照しながら説明する。
G1 参考例（第１図、第２図） 第１図及び第２図が、参考例とその製造方法とを示し
ている。この参考例を製造するには、第1A図に示す様
に、p-型のSi基板11の表面に厚さ5000Å程度のSiO2を堆
積や酸化等によって形成し、このSiO2膜12をRIEして、
柱状突起13を形成すべき位置に四角形のSiO2膜12を残
す。
ている。この参考例を製造するには、第1A図に示す様
に、p-型のSi基板11の表面に厚さ5000Å程度のSiO2を堆
積や酸化等によって形成し、このSiO2膜12をRIEして、
柱状突起13を形成すべき位置に四角形のSiO2膜12を残
す。
その後、SiO2膜12をマスクにしてSi基板11を比較的浅
くRIEして、低い柱状突起13を形成する。そしてこの状
態で、柱突起13の１つの側面に対して斜め上方からAs+1
4やP+等をイオン注入してn+層15を形成し、残り３つの
側面に対して斜め上方からB+16等をイオン注入してp+層
17を形成する。
くRIEして、低い柱状突起13を形成する。そしてこの状
態で、柱突起13の１つの側面に対して斜め上方からAs+1
4やP+等をイオン注入してn+層15を形成し、残り３つの
側面に対して斜め上方からB+16等をイオン注入してp+層
17を形成する。
次に、柱状突起13を酸化するかまたは柱状突起13の周
囲にSiO2の側壁を形成することによって、第1B図に示す
様に、n+層15及びp+層17をSiO2膜18で覆う。
囲にSiO2の側壁を形成することによって、第1B図に示す
様に、n+層15及びp+層17をSiO2膜18で覆う。
そして、この状態でSi基板11を更にRIEして柱状突起1
3を高くし、この高くした柱状突起13に対して上述と同
様な斜め上方からのイオン注入を行って、今度は４つの
側面の総てにn+層21を形成する。このとき、SiO2膜18に
覆われているp+層17等へはイオンは注入されない。
3を高くし、この高くした柱状突起13に対して上述と同
様な斜め上方からのイオン注入を行って、今度は４つの
側面の総てにn+層21を形成する。このとき、SiO2膜18に
覆われているp+層17等へはイオンは注入されない。
その後、Si基板11に対して垂直な方向からB+等をイオ
ン注入して、チャネルストッパとなるp+層22を柱状突起
13の周囲に形成する。
ン注入して、チャネルストッパとなるp+層22を柱状突起
13の周囲に形成する。
次に、第1C図に示す様に、柱状突起13及びSi基板11を
酸化して、これらの表面にSiO2膜23を形成する。
酸化して、これらの表面にSiO2膜23を形成する。
そして、ｐ型の不純物を添加した多結晶Si層24を堆積
させ、レジスト（図示せず）の塗布及びエッチバックを
行って、柱状突起13の天面近傍までを多結晶Si層24で埋
める。
させ、レジスト（図示せず）の塗布及びエッチバックを
行って、柱状突起13の天面近傍までを多結晶Si層24で埋
める。
次に、SiO2膜25の堆積、レジスト（図示せず）の塗布
及びエッチバックを行って、第1D図に示す様に、SiO2膜
12を除去すると共に多結晶Si層24をSiO2膜25で覆う。
及びエッチバックを行って、第1D図に示す様に、SiO2膜
12を除去すると共に多結晶Si層24をSiO2膜25で覆う。
その後、柱状突起13の天面を酸化してSiO2膜26を形成
するが、この酸化はSiO2をエッチングしてから行う。こ
れは、柱状突起13の天面上に自然酸化膜等が形成されて
いる可能性があるからであり、且つSiO2膜26はゲート酸
化膜として用いられるので正確な膜厚制御が必要だから
である。
するが、この酸化はSiO2をエッチングしてから行う。こ
れは、柱状突起13の天面上に自然酸化膜等が形成されて
いる可能性があるからであり、且つSiO2膜26はゲート酸
化膜として用いられるので正確な膜厚制御が必要だから
である。
その後、不純物を添加した多結晶Si層27及びSiO2膜28
を堆積させ、柱状突起13の天面の半分程度を覆って延び
るワード線のパターンに、SiO2膜28及び多結晶Si層27を
パターニングする。
を堆積させ、柱状突起13の天面の半分程度を覆って延び
るワード線のパターンに、SiO2膜28及び多結晶Si層27を
パターニングする。
そして更にSiO2膜31の堆積及び前面RIEを行って、多
結晶Si層27及びSiO2膜28の両側方に自己整合的にSiO2膜
31の側壁を形成する。なお、多結晶Si層27の代わりにポ
リサイド層等を形成してもよい。
結晶Si層27及びSiO2膜28の両側方に自己整合的にSiO2膜
31の側壁を形成する。なお、多結晶Si層27の代わりにポ
リサイド層等を形成してもよい。
その後、SiO2膜28、31及び多結晶Si層27をマスクにし
て柱状突起13中へｎ型不純物をイオン注入し且つアニー
ルを行って、柱状突起13の天面の一側端側に自己整合的
にn+層32を形成する。
て柱状突起13中へｎ型不純物をイオン注入し且つアニー
ルを行って、柱状突起13の天面の一側端側に自己整合的
にn+層32を形成する。
次に、第1E図に示す様にSiO2膜33等の層間絶緑膜を堆
積させ、第２図に示す様な開口34を有するレジストを用
いてSiO2膜33にコンタクト窓33aを開ける。そしてこの
状態でAl層35を堆積させ、このAl層35をビット線のパタ
ーンにパターニングし、更にシンタを行う。
積させ、第２図に示す様な開口34を有するレジストを用
いてSiO2膜33にコンタクト窓33aを開ける。そしてこの
状態でAl層35を堆積させ、このAl層35をビット線のパタ
ーンにパターニングし、更にシンタを行う。
この様な参考例では、n+層15、21、32と多結晶Si層27
とでスイッチング用のトランジスタ36が構成されてお
り、柱状突起13の天面のうちでn+層15とn+層32との間の
領域37がトランジスタ36のチャネル領域となっている。
とでスイッチング用のトランジスタ36が構成されてお
り、柱状突起13の天面のうちでn+層15とn+層32との間の
領域37がトランジスタ36のチャネル領域となっている。
また、n+層15、21とSiO2膜23と多結晶Si層24とでキャ
パシタ38が構成されており、p+層17がn+層32とキャパシ
タ38との間のチャネルストッパとなっている。つまりこ
の参考例では、１つの柱状突起13におけるトランジスタ
36とキャパシタ38とで１つのメモリセル39が構成されて
いる。
パシタ38が構成されており、p+層17がn+層32とキャパシ
タ38との間のチャネルストッパとなっている。つまりこ
の参考例では、１つの柱状突起13におけるトランジスタ
36とキャパシタ38とで１つのメモリセル39が構成されて
いる。
以上の様な参考例では、n+層15、21、32及びp+層17、
22の何れもがイオンの打ち分けで形成されているので、
製造工程が簡単である。
22の何れもがイオンの打ち分けで形成されているので、
製造工程が簡単である。
また、多結晶Si層27がSiO2膜28、31に覆われているの
で、第２図に示した様にレジストの開口34の一部が多結
晶Si層27上に位置していても、柱状突起13に達するコン
タクタ窓33aはSiO2膜31の側方にのみ形成される。従っ
て、開口34を形成するためのマスク（図示せず）を厳密
に位置合せする必要がない。
で、第２図に示した様にレジストの開口34の一部が多結
晶Si層27上に位置していても、柱状突起13に達するコン
タクタ窓33aはSiO2膜31の側方にのみ形成される。従っ
て、開口34を形成するためのマスク（図示せず）を厳密
に位置合せする必要がない。
G2 実施例（第３図、第４図） この実施例は、１つのメモリセル39自体は上述の参考
例と実質的に同様の構成を有しているが、以下の点で参
考例と相違している。
例と実質的に同様の構成を有しているが、以下の点で参
考例と相違している。
即ち、第３図から明らかな様に、ワード線である多結
晶Si層27の１本が２列の柱状突起13同士を接続して延び
ており、このため、第4A図及び第4B図から明らかな様
に、互いに隣接している２列の柱状突起13同士の間とは
反対側にn+層32が形成されている。
晶Si層27の１本が２列の柱状突起13同士を接続して延び
ており、このため、第4A図及び第4B図から明らかな様
に、互いに隣接している２列の柱状突起13同士の間とは
反対側にn+層32が形成されている。
また、この様に多結晶Si層27の１本が２列の柱状突起
13同士を接続して延びていても各々の柱状突起13に別個
のAl層35を接続して各々のメモリセル39を独立にアクセ
スすることができる様に、互いに隣接している２列の柱
状突起13は互い違いに配されている。
13同士を接続して延びていても各々の柱状突起13に別個
のAl層35を接続して各々のメモリセル39を独立にアクセ
スすることができる様に、互いに隣接している２列の柱
状突起13は互い違いに配されている。
更にまた、多結晶Si層27は段階状になって柱状突起13
の天面の半分程度を覆っている。但し、多結晶Si層27が
段階状になっていることは必ずしも必要ではなく、上述
の参考例の様に平坦状になっていてもよい。
の天面の半分程度を覆っている。但し、多結晶Si層27が
段階状になっていることは必ずしも必要ではなく、上述
の参考例の様に平坦状になっていてもよい。
以上の様な実施例では、柱状突起13の各８列に１本ず
つの多結晶Si層27を配する場合に比べて、集積度を高く
しても１本の多結晶Si層27の平面的な巾を広くすること
ができる。従って、多結晶Si層27自体の抵抗を低くする
ことができると共に、多結晶Si層27用の金属シャント
（図示せず）を容易に形成することができる。
つの多結晶Si層27を配する場合に比べて、集積度を高く
しても１本の多結晶Si層27の平面的な巾を広くすること
ができる。従って、多結晶Si層27自体の抵抗を低くする
ことができると共に、多結晶Si層27用の金属シャント
（図示せず）を容易に形成することができる。
これに対して、シャント用のAl等は多結晶Siやポリサ
イド等よりも緩いデザインルールでなければ加工するこ
とができず、またAl等とポリサイド等とのコンタクトも
ポリサイド等と同様のデザインル−ルではできない。従
って、多結晶Si層27の平面的な巾が狭ければ、金属シャ
ントを形成することができない。
イド等よりも緩いデザインルールでなければ加工するこ
とができず、またAl等とポリサイド等とのコンタクトも
ポリサイド等と同様のデザインル−ルではできない。従
って、多結晶Si層27の平面的な巾が狭ければ、金属シャ
ントを形成することができない。
また、ワード線である多結晶Si層27の１本で２列の柱
状突起13をアクセスすることができるので、多結晶Si層
27の全体的な長さが短くてよく、このことによっても多
結晶Si層27自体の抵抗を低くすることできる。
状突起13をアクセスすることができるので、多結晶Si層
27の全体的な長さが短くてよく、このことによっても多
結晶Si層27自体の抵抗を低くすることできる。
以上の様に、多結晶Si層27自体のて抵抗を低くするこ
とができ、また多結晶Si層27用の金属シャントを形成す
ることができるので、ビット線よりも動作の遅延に対す
る影響が大きいワード線の抵抗が低く、速い動作速度を
得ることができる。
とができ、また多結晶Si層27用の金属シャントを形成す
ることができるので、ビット線よりも動作の遅延に対す
る影響が大きいワード線の抵抗が低く、速い動作速度を
得ることができる。
Ｈ 発明の効果 本願の発明の半導体メモリでは、集積度を高くして
も、ワード線の抵抗を低くすることができ、また、ワー
ド線用の金属シャントを容易に形成することができるの
で、高い集積度と速い動作速度とを得ることができる。
も、ワード線の抵抗を低くすることができ、また、ワー
ド線用の金属シャントを容易に形成することができるの
で、高い集積度と速い動作速度とを得ることができる。
第１図は本願の発明の参考例の製造方法を順次に示す側
断面図、第２図は参考例の平面図、第３図は一実施例の
平面図、第4A図及び第4B図は第３図のそれぞれIV A−IV
A線及びIV B−IV B線に沿う側断面図である。 なお、図面に用いた符号において、 13……柱状突起 17……p+層 24,27……多結晶Si層 32……n+層 35……Al層 36……トランジスタ 37……領域 38……キャパシタ 39……メモリセル である。
断面図、第２図は参考例の平面図、第３図は一実施例の
平面図、第4A図及び第4B図は第３図のそれぞれIV A−IV
A線及びIV B−IV B線に沿う側断面図である。 なお、図面に用いた符号において、 13……柱状突起 17……p+層 24,27……多結晶Si層 32……n+層 35……Al層 36……トランジスタ 37……領域 38……キャパシタ 39……メモリセル である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (1)
- 【請求項１】スイッチング用のトランジスタとキャパシ
タとでメモリセルが構成されており、半導体基板上の柱
状突起に前記メモリセルが形成されている半導体メモリ
において、 ワード線の延びる方向に配されている複数の前記柱状突
起の第１の列に隣接している第２の列の前記柱状突起
は、前記第１の列中で互いに隣接している２つの前記柱
状突起同士の中間を通る線上に配されており、 前記第１の列における前記柱状突起の天面のうちで前記
第２の列側の部分と前記第２の列における前記柱状突起
の天面のうちで前記第１の列側の部分とを１本の前記ワ
ード線が覆っており、 前記第１及び第２の列における前記柱状突起の前記天面
のうちで前記ワード線に覆われていない部分に前記トラ
ンジスタの一方のソース・ドレイン領域が形成されてい
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274024A JP2785191B2 (ja) | 1988-10-29 | 1988-10-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274024A JP2785191B2 (ja) | 1988-10-29 | 1988-10-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121367A JPH02121367A (ja) | 1990-05-09 |
| JP2785191B2 true JP2785191B2 (ja) | 1998-08-13 |
Family
ID=17535896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274024A Expired - Fee Related JP2785191B2 (ja) | 1988-10-29 | 1988-10-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785191B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936271A (en) * | 1994-11-15 | 1999-08-10 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers |
| KR101052036B1 (ko) | 2006-05-27 | 2011-07-26 | 한국수력원자력 주식회사 | 고온 내 부식성 향상을 위한 세라믹 코팅 및 이온빔 믹싱장치 및 이를 이용한 박막의 계면을 개질하는 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248552A (ja) * | 1985-04-26 | 1986-11-05 | Toshiba Corp | 半導体記憶装置 |
| JPH0685427B2 (ja) * | 1986-03-13 | 1994-10-26 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6358862A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPS6366962A (ja) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPS63229747A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-10-29 JP JP63274024A patent/JP2785191B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02121367A (ja) | 1990-05-09 |
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