JPH02121367A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本願の発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする課題 Ｅ　課題を解決するための手段 Ｆ　作用 Ｇ　実施例 Ｇ、第１実施例（第１図、第２図） Ｇ２第２実施例（第３図、第４図） Ｇ３第３実施例（第５図） Ｇ４第４実施例（第６図、第７図） Ｈ発明の効果 Ａ　産業上の利用分野 本願の発明は、スイッチング用のトランジスタとキャパ
シタとでメモリセルが構成されており、半導体基板上の
柱状突起に前記メモリセルが形成されている半導体メモ
リに関するものである。

Ｂ　発明の概要 請求項１の発明は、上記の様な半導体メモリにおいて、
トランジスタの一方のソース・ドレイン領域を柱状突起
の天面の一例端側に形成し、柱状突起の側面に形成した
キャパシタと上記ソース・ドレイン領域との間にチャネ
ルストッパとなる不純物領域を形成することによって、
製造が容易であるにも拘らず高い集積度と高い信頼性と
を得ることができる様にしたものである。

請求項２の発明は、上記の様な半導体メモリにおいて、
ワード線の延びる方向における第１の列と第２の列とで
柱状突起を互い違いに配し、柱状突起のうちで第１及び
第２の列同士の間とは反対側にトランジスタの一方のソ
ース・ドレイン領域を形成し且つ第１及び第２の列の柱
状突起同士を接続してワード線を延ばすことによって、
高い集積度と速い動作速度とを得ることができる様にし
たものである。

請求項３の発明は、上記の様な半導体メモリにおいて、
柱状突起の天面上のゲートｉｔ極の開口を埋める半導体
層でトランジスタのチャネル領域を形成することによっ
て、高い品質を得ることがで請求項４の発明は、上記の
様な半導体メモリにおいて、１つの柱状突起に２つのメ
モリセルを形成し、これら２つのメモリセルにおけるト
ランジスタの共通の一方のソース・ドレイン領域を柱状
突起の天面の中央部に形成することによって、高い集積
度と高い信頼性とを得ることができる様にしたものであ
る。

Ｃ従来の技術 メモリセルの平面的な占有面積を少なくして集積度の高
いメモリを得るために、半導体基板上の柱状突起にメモ
リセルを立体的に形成した半導体メモリが各種提案され
ている。

例えば特開昭６０−１５２０５６号公報の第６図及び第
７図には、柱状突起の天面の一側端側に懸垂する様にワ
ード線を配した半導体メモリが開示されている。

また上記公報の第１１図及び第１２図には、柱状突起の
天面上にワード線を配し、このワード線のうちで天面の
中央部に対応する位置にビット線を接続させるための開
口を形成し、柱状突起の天面のうちで開口の周端から天
面の周端までをトランジスタのチャネル領域とした半導
体メモリが開示されている。

Ｄ　発明が解決しようとする課題 ところが、柱状突起の天面の一例端側にワード線を懸垂
させた上記の半導体メモリでは、柱状突起の天面がビッ
ト線に接続されるソース・ドレイン領域となっているの
で、柱状突起の底面側に形成するキャパシタと上記のソ
ース・ドレイン領域との短絡を防止するために、柱状突
起の全体をキャパシタ電極で埋めて柱状突起の底面から
天面にまでキャパシタを形成するということができない
。

このため、必要な容量のキャパシタを形成するためには
柱状突起の平面的な面積をあまり小さくできず、従って
必ずしも高い集積度を得ることができない。

またこの半導体メモリでは、柱状突起の１つの列に１本
のワード線が対応しているので、全体として長いワード
線が必要である。従って、ワード線の抵抗が高く、必ず
しも十分な高速動作を得ることができない。

また、柱状突起の天面上にワード線を配した上記の半導
体メモリでは、ビット線を接続するための開口の位置に
よってチャネル長が変動する。そして、開口の位置の正
確な制御ｎは容易でないので、チャネル長の正確な制御
及び短チャネルの形成も容易でなく、従って必ずしも高
い品質を得ることができない。

更にまた、上記公報に開示された何れの半導体メモリも
、１つの柱状突起には１つのメモリセルしか形成されて
いないので、このことによっても必ずしも高い集積度を
得ることができない。

Ｅ　課題を解決するための手段 請求項１の半導体メモリでは、柱状突起１３の天面の一
側端側にトランジスタ３６の一方のソース・ドレイン領
域である第１導電型の不純物領域３２が形成されており
、前記天面の他側端側か前記トランジスタ３６のチャネ
ル領域３７となっており、前記柱状突起１３の側面にキ
ャパシタ３８が形成されており、前記第１導電型の不純
物領域３２と前記キャパシタ３８との間の前記側面に第
２導電型の不純物領域１７が形成されている。

請求項２の半導体メモリでは、ワード線２７の延びる方
向に配されている複数の柱状突起１３の第１の列に隣接
している第２の列の前記柱状突起１３は、前記第１の列
中で互いに隣接している２つの前記柱状突起１３同士の
中間を通る線上に配されており、トランジスタ３６の一
方のソース・ドレイン領域３２は前記柱状突起１３のう
ちで前記第１及び第２の列同士の間とは反対側に形成さ
れており、前記ワード！ｌ、ｉ！２７は前記第１及び第
２の列の前記柱状突起１３同士を接続して延びている。

請求項３の半導体メモリでは、開口４１を有するトラン
ジスタ３６のゲート電極２７が柱状突起１３の天面上に
形成されており、前記開口４１を埋めている半導体層４
２によって前記トランジスタ３６のチャネル領域３７が
形成されている。

請求項４の半導体メモリでは、柱状突起１３の天面上を
２本のワード線２７が延びており、これら２本のワード
線２７に対応して前記柱状突起１３の表面を２分する分
離領域１７が形成されて１つの前記柱状突起１３に２つ
のメモリセル３９が形成されており、これら２つのメモ
リセル３９における前記トランジスタ３６の共通の一方
のソース・ドレイン領域３２が前記天面の中央部に形成
されている。

Ｆ　作用 請求項１の半導体メモリでは、トランジスタ３６の一方
のソース・ドレイン領域３２が柱状突起１３の天面の一
側端側に形成されており、柱状突起１３の側面に形成さ
れているキャパシタ３８と上記ソース・ドレイン領域３
２との間にはチャネルストッパとなる不純物領域１７が
形成されているので、柱状突起１３の全体をキャパシタ
電極２４で埋めて柱状突起１３の他側端側では柱状突起
１３の底面から天面までをキャパシタ３８としても、こ
のキャパシタ３８とトランジスタ３６とが短絡すること
はない。このため、平面的な面積当りのキャパシタンス
が大きい。

また、柱状突起１３の全体をキャパシタ電極２４で埋め
ることができ、表面を平坦にすることができるので、ワ
ード線２７の配置が容易である。

しかもワード線２７は、柱状突起１３の天面の他側端側
を通過するだけでよいので、位置合せも容易である。更
に、ビット線３５．４３．４４はワード線２７を越える
だけでよく、段差が少ないので、ビット線３５．４３．
４４の配置も容易である。

また、柱状突起１３の全体をキャパシタ電極２４で埋め
ることができるので、α線によるソフトエラーに対して
構造的に強い。

請求項２の半導体メモリでは、第１の列の柱状突起１３
同士の間及び第２の列の柱状突起１３同士の間にビット
線３５．４３．４４を延ばせば、各々のメモリセル３９
を独立にアクセスすることができる。このため、１本の
ワードｖＡ２７で２列のメモリセル３９をアクセスする
ことができて、集積度を高くしても１本のワード線２７
の巾を広くすることができると共に、ワード線２７が短
くてよい。従って、集積度を高くしても、ワード線２７
の抵抗を低くすることができ、またワード線２７用の金
属シャントを容易に形成することができる。

請求項３の半導体メモリでは、柱状突起１３の天面上の
ゲート電極２７の開口４１を埋めている半導体層４２で
トランジスタ３６のチャネル領域３７が形成されている
ので、天面上における開口４１の位置に関係なく、ゲー
ト電極２７の厚さがチャネル長になっている。そして、
天面上における開口４１の位置の制御よりもゲート電極
２７の厚さの制御の方が容易であるので、チャネル長の
正確な制御及び短チャネルの形成が容易である。

請求項４の半導体メモリでは、１つの柱状突起１３に２
つのメモリセル３９が形成されている。

また、１つの柱状突起１３の２つのメモリセル３９にお
けるトランジスタ３６の共通の一方のソース・ドレイン
領域３２が柱状突起１３の天面の中央部に形成されてい
るので、柱状突起１３の全体をキャパシタ電極２４で埋
めることができて、α線によるソフトエラーに対して構
造的に強い。

Ｇ　実施例 以下、本願の発明の第１〜第４実施例を、第１図〜第７
図を参照しながら説明する。

Ｇ１　第１実施例（第１図、第２図） 第１図及び第２図が、第１実施例とその製造方法とを示
している。この第１実施例を製造するには、第１Ａ図に
示す様に、ｐ−型のＳｉ基板１１の表面に厚さ５０００
人程度のＳｉＯ□膜１２全１２や酸化等によって形成し
、このＳｉＯ□膜１２全１２Ｅして、柱状突起１３を形
成すべき位置に四角形のＳｉＯ□膜１２全１２゜ その後、ＳｉＯ□膜１２全１２クにしてＳｉ基板１１を
比較的浅（ＲＴ　Ｅして、低い柱状突起１３を形成する
。そしてこの状態で、柱状突起１３の１つの側面に対し
て斜め上方からＡｓ”１４やＰ゛等をイオン注入して０
１層１５を形成し、残り３つの側面に対しては斜め上方
からＢ゛　１６等をイオン注入してｐ″１ｉｉ１７を形
成する。

次に、柱状突起１３を酸化するかまたは柱状突起１３の
周囲に５ｉ０２の側壁を形成することによって、第１Ｂ
図に示す様に、ｎ゛層１５及びｐ゛層１７を５ｉ（ｈ膜
１８で覆う。

そして、この状態でＳｉ基板１１を更にＲ置て柱状突起
１３を高くし、この高くした柱状突起１３に対して上述
と同様な斜め上方からのイオン注入を行って、今度は４
つの側面の総てにｎ″層２１を形成する。このとき、Ｓ
ｉＯ□膜１８に覆われている９４層１７等へはイオンは
注入されない。

その後、Ｓｉ基板１１に対して垂直な方向からＢ３等を
イオン注入して、チャネルストッパとなるｐ゛層２２を
柱状突起１３の周囲に形成する。

次に、第１Ｃ図に示す様に、柱状突起１３及びＳｉ基板
１１を酸化して、これらの表面に５ｉ０２膜２３を形成
する。

そして、ｐ型の不純物を添加した多結晶Ｓｉ層２４を堆
積させ、レジスト（図示せず）の塗布及びエッチハック
を行って、柱状突起１３の天面近傍までを多結晶Ｓｉ層
２４で埋める。

次に、ＳｉＯ□膜２５の堆積、レジスト（図示せず）の
塗布及びエッチバックを行って、第１Ｄ図に示す様に、
ＳｉＯ□膜１２全１２すると共に多結晶Ｓｉ層２４をＳ
ｉＯ□膜２５で覆う。

その後、柱状突起１３の天面を酸化してＳｉＯ□膜２６
膜形６するが、この酸化は５ｉ０２を工・ノチングして
から行う。これは、柱状突起１３の天面上に自然酸化膜
等が形成されている可能性があるからであり、且つＳｉ
Ｏ□膜２６膜形６ト酸化膜として用いられるので正確な
膜厚制御が必要だからである。

その後、不純物を添加した多結晶Ｓｉ層２７及びＳｉＯ
２膜２８を堆積させ、柱状突起１３の天面の半分程度を
覆って延びるワード線のパターンに、ＳｉＯ□膜２８及
び多結晶Ｓｉ層２７をバターニングする。

そして更にＳ、：Ｏｚ膜３１の堆積及び前面ＲＩＥを行
って、多結晶Ｓｉ層２７及び５ｉ０２膜２８の両側方に
自己整合的にＳｉＯ□膜３１の側壁を形成する。なお、
多結晶Ｓｔ層２７０代わりにポリサイド層等を形成して
もよい。

その後、ＳｉＯ□膜２８．３１及び多結晶Ｓｉ層２７を
マスクにして柱状突起１３中へｎ型不純物をイオン注入
し且つアニールを行って、柱状突起１３の天面の一側端
側に自己整合的にｎ゛層３２を形成する。

次に、第１Ｅ図に示す様にＳｉＯ□膜３３等の層間絶縁
膜を堆積させ、第２図に示す様な開口３４を有するレジ
ストを用いて５ｉ０２膜３３にコンタクト窓３３ａを開
ける。そしてこの状態でｉ層３５を堆積させ、このＡｅ
層３５をピント線のパターンにパターニングし、更にシ
ンクを行う。

この様な第１実施例では、０４層１５．２１．３２と多
結晶Ｓｉ層２７とでスイッチング用のトランジスタ３６
が構成されており、柱状突起１３の天面のうちでｎ″Ｎ
１５とｎ″ＩＩＪ３２との間の領域３７がトランジスタ
３６のチャネル領域となっている。

また、ｎ゛層１５．２１と５ｉＯｚ膜２３と多結晶Ｓｉ
層２４とでキャパシタ３８が構成されており、ｐ゛層１
７がｎ゛層３２とキャパシタ３８との間のチャネルスト
ッパとなっている。つまりこの第１実施例では、１つの
柱状突起１３におけるトランジスタ３６とキャパシタ３
８とで１つのメモリセル３９が構成されている。

以上の様な第１実施例では、ｎ″層１５．２１．３２及
びｐ＋層１７．２２の何れもがイオンの打ち分けで形成
されているので、製造工程が簡単である。

また、多結晶Ｓｉ層２７がＳｉＱ□膜２８．３１に覆わ
れているので、第２図に示した様にレジストの開口３４
の一部が多結晶Ｓｉ層２７上に位置していても、柱状突
起１３に達するコンタク１−窓３３ａはＳｉＯ□膜３１
の側方にのみ形成される。従って、開口３４を形成する
ためのマスク（図示せず）を厳密に位置合せする必要が
ない。

Ｇ２　第２実施例（第３図、第４図） この第２実施例は、１つのメモリセル３９自体は上述の
第１実施例と実質的に同様の構成を有しているが、以下
の点で第１実施例と相違している。

即ち、第３図から明らかな様に、ワード線である多結晶
Ｓｉ層２７の１本が２列の柱状突起１３同士を接続して
延びており、このため、第４Ａ図及び第４Ｂ図から明ら
かな様に、互いに隣接している２列の柱状突起１３同士
の間とは反対側にｎ゛層３２が形成されている。

また、この様に多結晶５ｉｉ２７の１本が２列の柱状突
起１３同士を接続して延びていても各々の柱状突起１３
に別個のＡ１層３５を接続して各々のメモリセル３９を
独立にアクセスすることができる様に、互いに隣接して
いる２列の柱状突起１３は互い違いに配されている。

更にまた、多結晶５ｉＪｉ２７は階段状になって柱状突
起１３の天面の半分程度を覆っている。但し、多結晶Ｓ
ｔ層２７が階段状になっていることは必ずしも必要では
なく、上述の第１実施例の様に平坦状になっていてもよ
い。

以上の様な第２実施例では、柱状突起１３の各列に１本
ずつの多結晶５ｉｉＪ２７を配する場合に比べて、集積
度を高くしても１本の多結晶Ｓｉ層２７の平面的な巾を
広くすることができる。従って、多結晶Ｓｔ層２７自体
の抵抗を低くすることができると共に、多結晶Ｓｉ層２
７用の金属シャント（図示せず）を容易に形成すること
ができる。

これに対して、シャント用のＡｌ１等は多結晶Ｓｉやポ
リサイド等よりも緩いデザインルールでなければ加工す
ることができず、またへ！等とポリサイド等とのコンタ
クトもポリサイド等と同様のデザインルールではできな
い。従って、多結晶５ｉＮ２７の平面的な巾が狭ければ
、金属シャントを形成することができない。

また、ワード線である多結晶Ｓｉ層２７の１本で２列の
柱状突起１３をアクセスすることができるので、多結晶
Ｓｉ層２７の全体的な長さが短くてよく、このことによ
っても多結晶Ｓｉ層２７自体の抵抗を低くすることがで
きる。

以上の様に、多結晶Ｓｉ層２７自体の抵抗を低くするこ
とができ、また多結晶５ｉＪＷ２７用の金属シャントを
形成することができるので、ビット線よりも動作の遅延
に対する影響が大きいワード線の抵抗が低く、速い動作
速度を得ることができる。

Ｇ、　第３実施例（第５図） 第５図は、第３実施例の製造方法を示している。

この第３実施例を製造するには、第５Ａ図に示す様に、
Ｓｉ基板１１上に５ｉｎ２膜１２を形成し、５ｉＯｚ膜
１２とＳｉ基板１１とを順次にＲＩＥして、Ｓｉ基板Ｉ
Ｉに柱状突起１３を形成する。

そしてこの状態で、Ｓｉ基板１１に対して斜め上方から
Ａｓ”１４等をイオン注入して、柱状突起１３の側面に
ｎ″層２１を形成する。但し、このイオン注入は必ずし
も必要ではない。

その後、Ｓｉ基板１１に対して垂直な方向からＢ゛等を
イオン注入し且つアニールを行って、チャネルストッパ
となるｐ″層２２を柱状突起１３の周囲に形成する。

その後、柱状突起１３及びＳｉ基板１１を酸化して、こ
れらの表面にＳｉＯ□膜２３膜形３する。そして、ｐ型
の不純物を添加した多結晶５ｉｆｉｆ２４を堆積させ、
レジスト（図示せず）の塗布及びエソチバ・７りを行っ
て、柱状突起１３を多結晶Ｓｉ層２４で埋める。

次に、第５Ｂ図に示す様に、ＳｉＯ□膜１２の除去後に
酸化を行って柱状突起１３及び多結晶Ｓｉ層２４をＳｉ
Ｏ□膜２５膜形５゜そして、ｎ型不純物をイオン注入し
て、柱状突起Ｉ３の天面にｎ゛層３２を形成する。

その後、不純物を添加した多結晶Ｓｉ層２７を堆積させ
、この多結晶５ｉＪｉ２７を酸化してＳｉＯ□膜２８膜
形８し、柱状突起１３の天面を覆って延びるワード線の
パターンにＳｉｎｇ膜２８及び多結晶Ｓｉ層２７をパタ
ーニングする。

その後、柱状突起１３の天面に達する開口４１をＳｉＯ
□膜２８膜形８晶Ｓｉ層２７及びＳｉＯ□膜２５膜形５
し、酸化を行い、更にエツチングを行って開口４１の内
面にのみ５ｉｎ２膜２６を形成する。このＳｉＯ□膜２
６はゲート酸化膜として用いられるので、上記の酸化は
正確な膜厚制御下で行う必要がある。

なお、多結晶Ｓｉ層２７等のバターニングと開口４１の
形成とを同時に行う様にしてもよい。

次に、不純物を含有しない多結晶Ｓｉ層を堆積させ且つ
この多結晶Ｓｉ層中への不純物のイオン注入とアニール
とを行って、開口４１を埋めており不純物を含有してい
ない多結晶Ｓｉ層４２とこの多結晶Ｓｉ層４２に接して
おり不純物を含有している多結晶Ｓｉ層４３とを形成す
る。

なお、上記の多結晶Ｓｉ層の堆積後にこの多結晶Ｓｉ層
の平坦化を行えば更によい。また、多結晶Ｓｉ層４３を
形成するために、不純物を添加した多結晶５ｉｉｉ４３
を多結晶Ｓｉ層４２上に堆積させてもよい。更に、多結
晶Ｓｉ層４２の代りに、開口４１を埋める様に選択エピ
タキシャル成長させた単結晶Ｓｉ層を用いてもよく、非
晶質５ｉＪｉＪを用いてもよい。

その後、多結晶５４層４３上にＷＳｉＳｉ層４４積させ
、これらのＷＳｉＳｉ層４４結晶Ｓｉ層４３とをビット
線のパターンにパターニングする。またその１麦、八β
でワード線やビット線のシャントを形成してもよい。

以上の様な第３実施例では、多結晶Ｓｉ層２７の開口４
１を埋めている多結晶Ｓｉ層４２でトランジスタ３６の
チャネルとなる領域３７が形成されているので、多結晶
Ｓｉ層２７の厚さがチャネル長になっている。

そして、柱状突起１３の天面上における開口４１の位置
の制御よりも多結晶Ｓｉ層２７の厚さの制御の方が容易
であるので、柱状突起１３の天面のうちで開口４１の周
端から天面の周端までをチャネル領域とする場合に比べ
て、チャネル長の正確な制御及び短チャネルの形成が容
易である。

Ｇ４　第４実施例（第６図、第７図） 第６図及び第７図は、第４実施例の製造方法を示してい
る。この第４実施例を製造するには、第６Ａ図及び第７
Ａ図に示す様に、Ｓｉ基板１１上に５ｉＯｚ膜１２を形
成し、ＳｉＯ□膜１２とＳｉ基板１１とを順次にＲｒＥ
して、Ｓｉ基板１１に柱状突起１３を形成する。

そしてこの状態で、Ｓｉ基板１１に対して斜め上方から
Ｂｏ　１６等をイオン注入して、柱状突起１３の側面に
ｐ″層１７を形成し、更にＳｉ基板１１に対して垂直な
方向からＢｏ等をイオン注入して、柱状突起１３の周囲
にｐ゛層２２を形成する。

従って、ｐ°層２２はｐ″層１７よりも不純物濃度が高
い。これは、後述の不純物補償を行ってもｐ゛層２２の
導電型が反転しない様にするためである。なおこれらの
ｐ′″層１７．２２は、チャネルストッパとなるべきも
のである。

次に、ＴＥ０１を用いたＣＶＤによる堆積等とパターニ
ングとによって、第６Ｂ図及び第７Ｂ図に示す様に、柱
状突起１３同士の間の凹部を埋めて５ｉｎ２膜１２の中
央部上を延びる５ｉ（ｈｌｌＱ　４５を形成する。なお
このＳｉＯ□膜４５膜層５ｉ０２膜Ｉ２と面一に形成し
てもよい。

次に、Ｓｉ基板１１に対して斜め上方からＡｓ”等を７
０ｋｅシ程度のエネルギと５　Ｘ　１０１５ｃｍ−２程
度のドーズ量とでイオン注入する。この結果、第６Ｃ図
及び第７Ｃ図に示す様に、ｐ゛層１７のうちでＳｉＯ□
膜４５膜層５れていない部分が、不純物補１Ｍされてｎ
゛層２１となる。

なお、柱状突起１３の天面には、５ｉＯｚ膜１２の存在
によってＡｓ”等はイオン注入されない。また、ｐ″層
２２は不純物濃度が高いので、Ａｓ”等がイオン注入さ
れても、既述の様に導電型は反転しない。

その後、ＳｉＯ□膜１２．４５をエツチングで除去し、
柱状突起１３及びＳｉ基板１１を酸化してＳｉｎｇ膜２
３膜形３する。そして、ｐ型の不純物を添加した多結晶
Ｓｉ層２４を堆積させ、レジスト（図示せず）の塗布及
びエフチバソクを行って、柱状突起１３を多結晶Ｓｉ層
２４で埋める。

その後、柱状突起１３の天面上のＳｉｎ、膜２３等をエ
ツチングで一旦除去した後、ゲート酸化を行って５ｉＯ
ｚ膜２６を形成する。

その後、不純物を添加した多結晶Ｓｉ層２７及びＳｉＯ
□膜２８膜堰８させ、柱状突起１３の天面上を２列にな
って互いに平行に延びるワード線のパターンに、５ｉＯ
ｚ膜２８及び多結晶Ｓｉ層２７をパターニングする。

そして更に５ｉＯｚ膜３１の堆積及び全面ＲＩＥを行っ
て、多結晶Ｓｉ層２７及びＳｉＯ□膜２８膜堰８方に自
己整合的に５ｉｆｔ膜３１の側壁を形成する。

次に、第６Ｄ図及び第７Ｄ図に示す様に、ＳｉＯ□膜３
３等の層間絶縁膜を堆積させ、この５ｉｎ２膜３３のう
ちで柱状突起１３の天面の中央部に対応する位置にコン
タクト窓３３ａを開ける。

そして、５ｉＯｚ膜２８．３１．３３及び多結晶Ｓｉ層
２７をマスクにして柱状突起１３中へｎ型不純物をイオ
ン注入し且つアニールを行って、柱状突起１３の天面の
中央部に自己整合的にｎ＋層３２を形成する。

そしてこの状態で＾β層３５を堆積させ、このＡ＊１１
３５をビット線のパターンにパターニングし、更にシン
クを行う。

この様な第４実施例では、２つのメモリセル３９が１つ
の柱状突起１３に形成されており、２セル１コンタクト
の半導体メモリが形成されている。

そして、メモリセル３９同士が９１層１７で分離されて
いるので、この分離の信頼性が高く、またトランジスタ
３６も特定が安定して信頼性が高い。

また、ｐ”層１７．２２及びｎ゛層２１．３２の何れも
がイオンの打ち分けで形成されているので、製造工程が
簡単である。

なお、メモリセル３９同士を分離するためのｐ。

ＪＷ１７を形成するには、上述の様に一旦柱状突起１３
の全側面にｐ゛層１７を形成しＳｉＯ□膜４５膜形５し
ておいて不純物補償を行うという方法の他に、ＢＳＧの
マスクから不純物を拡散させたりしてもよい。

Ｉ］　発明の効果 請求項１の半導体メモリでは、平面的な面積当りのキャ
パシタンスが大きいので、高い集積度を得ることができ
、ワード線の配置及び位置合せ並びにビット線の配置が
容易であるので製造が容易であり、またαによるソフト
エラーに対して構造的に強いので高い信頼性を得ること
ができる。

請求項２の半導体メモリでは、集積度を高くしても、ワ
ード線の抵抗を低くすることができ、またワード線用の
金属シャントを容易に形成することができるので、高い
集積度と速い動作速度とを得ることができる。

請求項３の半導体メモリでは、チャネル長の正確な制１
ｆｆｌｌ及び短チャネルの形成が容易であるので、高い
品質を得ることができる。

請求項４の半導体メモリでは、１つの柱状突起に２つの
メモリセルが形成されているので高い集積度を得ること
ができ、またα線によるソフトエラーに対して構造的に
強いので高い信頼性を得ることができる。

【図面の簡単な説明】

第１図は本願の発明の第１実施例の製造方法を順次に示
す側断面図、第２図は第１実施例の平面図、第３図は第
２実施例の平面図、第４Ａ図及び第４Ｂ図は第３図のそ
れぞれＩＶＡ−ＩＶＡ線及び■Ｂ−ＴＶ　Ｂ　ｖＡに沿
う側断面図、第５図は第３実施例の製造方法を順次に示
す側断面図、第６図は第４実施例の製造方法を順次示し
ており第７図の■■線に沿う側断面図、第７図は第４実
施例の製造方法を順次に示す平面図である。 なお図面に用いた符号において、 １３・−−−−−−−−−−−−−−−・−柱状突起１
７・−−−一−〜−−−−−−一−〜−−ｐ”層２４．
２７−−−−−−−−−一多結晶Ｓｉ層３２−−−−−
−・−−−−−−−−−ｎ＋層３５−・・・−−一−−
−・−・−Ａ１層３６−−−−−−−−−−−−・−ト
ランジスタ３７−−−−−−・−・−・・−・−領域３
８−−−−一・−・−・−−−−−キャパシタ３９−・
・−−−一一−・−−−−−−メモリセル４　ｔ−−−
−−−・−・−一一−−−開口４２．４３−−−−−−
−−一多結晶Ｓｉ層４４−−−−−−・・・−・・−・
ＷＳｉ層である。 メモリセルの製造者ミム ＠ｌＡ図 第１Ｂ閃 メしりごル 第３図

Claims (1)

1. 【特許請求の範囲】 １、スイッチング用のトランジスタとキャパシタとでメ
   モリセルが構成されており、半導体基板上の柱状突起に
   前記メモリセルが形成されている半導体メモリにおいて
   、 前記柱状突起の天面の一側端側に前記トランジスタの一
   方のソース・ドレイン領域である第１導電型の不純物領
   域が形成されており、 前記天面の他側端側が前記トランジスタのチャネル領域
   となっており、 前記柱状突起の側面に前記キャパシタが形成されており
   、 前記第１導電型の不純物領域と前記キャパシタとの間の
   前記側面に第２導電型の不純物領域が形成されている半
   導体メモリ。 ２、スイッチング用のトランジスタとキャパシタとでメ
   モリセルが構成されており、半導体基板上の柱状突起に
   前記メモリセルが形成されている半導体メモリにおいて
   、 ワード線の延びる方向に配されている複数の前記柱状突
   起の第１の列に隣接している第２の列の前記柱状突起は
   、前記第１の列中で互いに隣接している２つの前記柱状
   突起同士の中間を通る線上に配されており、 前記トランジスタの一方のソース・ドレイン領域は前記
   柱状突起のうちで前記第１及び第２の列同士の間とは反
   対側に形成されており、 前記ワード線は前記第１及び第２の列の前記柱状突起同
   士を接続して延びている半導体メモリ。 ３、スイッチング用のトランジスタとキャパシタとでメ
   モリセルが構成されており、半導体基板上の柱状突起に
   前記メモリセルが形成されている半導体メモリにおいて
   、 開口を有する前記トランジスタのゲート電極が前記柱状
   突起の天面上に形成されており、 前記開口を埋めている半導体層によって前記トランジス
   タのチャネル領域が形成されている半導体メモリ。 ４、スイッチング用のトランジスタとキャパシタとでメ
   モリセルが構成されており、半導体基板上の柱状突起に
   前記メモリセルが形成されている半導体メモリにおいて
   、 前記柱状突起の天面上を２本のワード線が延びており、 これら２本のワード線に対応して前記柱状突起の表面を
   ２分する分離領域が形成されて１つの前記柱状突起に２
   つの前記メモリセルが形成されており、 これら２つのメモリセルにおける前記トランジスタの共
   通の一方のソース・ドレイン領域が前記天面の中央部に
   形成されている半導体メモリ。