KR940005886B1 - 반도체기억장치 및 그 제조방법 - Google Patents

반도체기억장치 및 그 제조방법 Download PDF

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다다시 야마모토
시즈오 사와다
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체기억장치 및 그 제조방법
제 1 도는 본 발명의 1실시예를 나타낸 것으로, 제 1(a)도는 일부를 잘라낸 평면도, 제 1(b)도는 제 1(a)도의 A-A선에 따른 단면도, 제 1(c)도는 제 1(a)도의 B-B선에 따른 단면도, 제 1(d)도는 제 1(a)도의 C-C선에 따른 단면도.
제 2 도는 제 1 도의 제조공정을 나타낸 사시도.
제 3 도는 본 발명의 제 2 실시예를 나타낸 주요부의 단면도.
제 4 도는 본 발명의 제 3 실시예를 나타낸 것으로, 제 4(a)도는 일부를 잘라낸 평면도, 제 4(b)도는 제 4(a)도의 D-D선에 따른 단면도, 제 4(c)도는 제 4(a)도의 E-E선에 따른 단면도, 제 4(d)도는 제 4(a)도의 F-F선에 따른 단면도.
제 5 도는 본 발명의 제 4 실시예를 나타낸 것으로, 제 5(a)도는 일부를 잘라낸 평면도, 제 5(b)도는 제 5(a)도의 G-G선에 따른 단면도, 제 5(c)도는 제 5(a)도의 H-H선에 따른 단면도, 제 5(d)도는 제 5(a)도의 I-I선에 따른 단면도.
제 6 도는 본 발명의 제 5 실시예를 나타낸 것으로, 제 6(a)도는 일부를 잘라낸 평면도, 제 6(b)도는 제 6(a)도의 J-J선에 따른 단면도, 제 6(c)도는 제 6(a)도의 K-K선에 따른 단면도.
제 7 도는 제 6 도의 셀의 배열을 설명하기 위해 나타낸 도면.
제 8 도는 종래의 DRAM의 구성을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
101, 201, 301 : 반도체기판 102, 202, 302 : 필드산화막
103, 203, 308 : 홈 105, 205, 310 : 개구부
104, 107, 204, 207, 307, 309, 312 : 산화막 106, 206, 311 : 비트선
108, 212, 313 : 게이트산화막 109, 213, 314 : 게이트전극
116, 214, 315 : 소오스·드레인 110 : 절연막
112, 306 : 축적노드
113. 209, 304 : 캐패시터유전막 114, 210 : 플레이트전극
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 다이나믹·랜덤·억세스·메모리(이하, DRAM이라 칭한다)의 구조 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
1트랜지스터와 1캐패시터에 의해 메모리셀이 구성되는 DRAM은 미세가공기술이 진보에 의해 고집적화, 대용량화가 급속히 진행되고 있다. 이 DRAM에 있어서, 캐패시터의 용량을 증가시키는 방법으로서 적층형 캐패시터셀 구조가 알려져 있다.
제 8 도는 종래의 적층형 캐패시터셀의 비트선방향의 단면을 나타낸 것이다.
이 적층형 캐패시터셀은 P형 실리콘기판(501)에 선택산화로 소자분리영역인 필드산화막(502)을 형성하고, 이후 게이트산화막(503), 게이트전극(504), 소오스·드레인확산영역(505)을 형성해서 전송트랜지스터를 형성한다. 이어, 이들의 윗쪽에 층간절연막(506)을 퇴적하고, 이 층간절연막(506)에 형성한 접속구멍(507)에 인을 도핑한 폴리실리콘으로 예컨대 막두께 3000Å의 축적노드(508)를 형성한다. 이 축적노드(508)와 소오스·드레인확산영역(505)을 도통시키기 위해 통상, 인을 기판(501)과 축적노드(508)에 예컨대 1×1016㎝-2정도 이온주입한다.
이어서, 축적노드(508)등의 윗쪽에 캐패시터절연막(509)을 매개로 인을 도핑한 폴리실리콘으로 예컨대 막두께 3000Å의 캐패시터전극(510)을 형성하여 적층형 캐패시터를 형성한다. 이후, 이들의 윗쪽에 층간절연막(511)을 퇴적하고 이 층간절연막(511) 및 층간절연막(506)을 관통하는 접속구멍(5120을 형성한다. 이 접속구멍(512)을 매개로 소오스·드레인확산영역(505)에 접속되는 비트선을 예컨대 몰리브덴실리사이드막(513)으로 형성한다.
이러한 제조공정으로 DRAM셀이 구성된다.
그런데, 상기 적층형 캐패시터를 갖춘 DRAM은 고집적화할 때 다음의 문제점이 발생된다.
즉, 전송트랜지스터를 형성하고 적층형 캐패시터를 형성한 후에 접속구멍을 형성해서 비트선을 전송트랜지스터의 소오스·드레인확산영역(505)에 접속하기 때문에 깊은 접속구멍이 필요해져 비트선의 단차가 커지게 되는 문제점이 있었다.
[발명의 목적]
본 발명은 상기 종래의 반도체장치가 갖는 문제점을 해결하기 위해 발명된 것으로, 평탄화되어 한층 더 고집적화에 적합한 메모리셀을 구비한 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
본 발명은 상기 문제점을 해결하기 위해 비트선을 반도체기판내에 매설하고 있다.
더욱이, 반도체기판내에서는 트랜지스터의 채널이 형성되는 반도체기판면보다 낮은 위치에 비트선의 최저면을 형성하고 있다.
상기 비트선은 절연막으로 둘러싸여 있다.
상기 비트선은 반도체기판내에 형성된 홈의 내부에 설치되고, 홈의 측면에는 비트선과 트랜지스터를 접속하기 위한 개구부가 설치되어 있다.
더욱이, 상기 비트선은 상기 개구부를 매개로 하지 않고 도전층에 의해서 트랜지스터와 접속되어도 좋다.
또, 본 발명의 반도체기억장치의 제조방법은, 반도체기판에 홈을 형성하는 공정과, 상기 홈의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제 1 층을 패터닝해서 상기 홈의 내면의 소정위치에 개구부를 형성하는 공정, 상기 홈내에 도전성의 제 2 층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판 전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 혀성하는 공정, 상기 제 5 층을 패터닝해서 트랜지스터의 제어전극을 형성하는 공정, 상기 제어전극을 마스크로 이온주입해서 트랜지스터의 입출력영역을 형성하는 공정, 상기 입출력영역중의 어느 한쪽에 접하게 캐패시터를 형성하는 공정으로 구성되어 있다.
또, 본 발명의 제조방법은 반도체기판에 홈을 형성하는 공정과, 상기 홈의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제 1 층을 패터닝해서 상기 홈의 내면의 소정위치에 개구부를 형성하는 공정, 상기 홈내에 도전성의 제 2 층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판내에 캐패시터를 형성하는 공정, 상기 반도체기판 전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 형성하는 공정, 상기 제 5 층을 패터닝하여 트랜지스터의 제어전극을 형성하는 공정, 상기 제어전극을 마스크로 이온주입하여 한쪽이 상기 캐패시터에 접속되는 상기 트랜지스터의 입출력영역을 형성하는 공정으로 구성되어 있다.
또, 본 발명의 제조방법은 반도체기판내에 캐패시터를 형성하는 공정과, 상기 반도체기판에 홈을 형성하는 공정, 상기 홈의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제 1 층을 패터닝해서 상기 홈의 내면의 소정위치에 개구부를 형성하는 공정, 상기 홈내에 도전성의 제 2 층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판 전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 형성하는 공정, 상기 제 5 층을 패터닝해서 트랜지스터의 제어전극을 형성하는 공정, 상기 제어전극을 마스크로 이온주입하여 한쪽이 상기 캐패시터에 접속된 상기 트랜지스터의 입출력영역을 형성하는 공정으로 구성되어 있다.
[작용]
상기와 같은 본 발명은 비트선을 반도체기판의 내부에 매설함으로써 셀구조를 평탄화할 수 있기 때문에 종래에 비해서 비트선의 접속이 용이하게 된다.
[실시예]
이하, 본 발명의 실시예에 대해서 도면을 참조해서 설명한다.
제 1 도는 본 발명의 제 1 실시예를 나타낸 것으로, 제 1(a)도 내지 제 1(d)도는 1트랜지스터와 1캐패시터에 의해 구성된 메모리셀의 구조를 나타낸 것이고, 제 2(a)도 내지 제 2(d)도는 그 제조공정을 나타낸 것이다.
우선, 예컨대 P형의 반도체기판(101)의 표면에 소자분리용의 필드산화막(102)을 소정간격을 두고서 형성한다([제 2(a)도].
다음으로 반도체기판(101)에 홈(103)을 형성하고, 이후 열산화로 홈(103)의 내면에 예컨대 500Å 정도의 산화막(104)을 형성한다([제 1(c)도, 제1(d)도].
다음으로, 포토레지스터를 마스크로 해서 상기 홈(103)의 내면에 산화막(104)을 엣칭해서 개구부(105)를 형성한다. 이 개구부(105)를 매개로 기울어지게 이온을 주입해서 개구부(105)로 인해 노출된 반도체기판(101)에 비소를 예컨대 1×1015㎝-2정도 주입하여 n형 확산층(101a)을 형성한다[제 1(c)도].
다음으로 반도체기판(101)의 전면에 도전체막, 예컨대 인을 도핑한 폴리실리콘을 퇴적하고, 홈(103)이 매립되도록 예컨대 RIE로 엣칭해서 비트선(106)을 형성한다[제 2(b)도].
다음으로, 노출된 비트선(106)의 상면에 열산화로 산화막(107)을 형성한다. 이때 동시에 상기 개구부(105)가 비트선(106)에 의해 매립되어 비트선(106)은 상기 n형 확산층(101a)과 접속된다.
다음으로, 인접한 필드산화막(102, 102)과 홈(103)으로 둘러싸인 소자영역상에 열산화로 예컨대 100Å 정도의 게이트산화막(108)을 형성하고, 이어 도전체막, 예컨대 인을 도핑시킨 폴리실리콘을 200Å정도 퇴적하고 패터닝해서 전송트랜지스터의 게이트전극(109)을 형성한다.[제 1(b)도, 제 2(c)도].
이후, 게이트전극(109)의 양쪽에 위치하는 반도체기판(101)에 예컨대 비소이온을 1×1015㎝-2정도 주입하여 이 트랜지스터의 소오스·드레인인 n형 확산층(116)을 형성한다.
다음으로, 이들 상에 CVD법으로 절연막(110), 예컨대 SiO2를 퇴적하고 이어 포토마스크를 사용해서 상기 게이트전극(109)의 외측에 위치하는 n형 확산층(116)상에 예컨대 RIE로 접속구멍(111)을 형성한다.
다음으로, 상기 SiO2(110), 접속구멍(111)상에 도전체막, 예컨대 인을 도핑시킨 폴리실리콘을 퇴적하고 패터닝해서 축적노드(112)를 형성한다[제 2(d)도].
다음으로, 상기 축적노드(112)등의 윗쪽에 캐패시터유전막으로서 예컨대 SiNX혹은 SiO2의 복합막(113)을 SiO2환산으로 50Å정도 형성하고, 이어서 플레이트전극(114)으로서 예컨대 인을 도핑시킨 폴리실리콘을 퇴적한다.
이후, 플레이트전극(114)상에 도시하지 않은 층간절연막을 형성하고 포토레지스트를 마스크로 해서 접속구멍을 형성한 후 Al배선을 형성해서 완성한다.
상기 실시예에 의하면, 비트선(106)을 트랜지스터나 캐피시터보다 먼저 형성하기 때문에 비트선(106)과 트랜지스터의 한쪽의 n형 확산층(116)과의 접속이 용이해지게 된다.
또, 비트선(106)이 반도체기판(101)내에 매설되어 있기 때문에 셀을 용이하게 평탄화할 수 있어 고집적화가 가능하다.
제 3 도는 본 발명의 제 2 실시예를 나타낸 것으로, 제 1 도와 동일한 부분에는 동일한 참조부호를 붙였으며 다른 부분에 대해서만 설명한다.
제 1 실시예에서는 비트선(106)과 트랜지스터의 한쪽의 n형 확산층(116)을 홈(103)에 형성된 개구부(105)를 매개로 접속했지만, 본 실시예에서는 홈(103)에 개구부(105)를 형성시키지 않고 이들을 접속한다.
즉, 본 실시예에서는 비트선(106)과 트랜지스터의 한쪽의 n형 확산층(116)을 산화막(104)을 걸치고 형성된 예컨대 인을 도핑시킨 폴리실리콘(115)으로 접속한다.
이러한 구성으로도 상기 실시예와 같은 효과를 얻을 수 있다.
다음으로, 본 발명의 제 3 실시예에 대해서 제 4 도를 이용해서 설명한다.
상기 양실시예에 있어서는 반도체기판내에 트랜지스터 및 비트선을 형성했지만 본 실시예에 있어서는 반도체기판내에 비트선외에 캐패시터도 형성한다.
즉, 제 4 도에 있어서, P형 반도체기판(201)의 표면에 소자분리용의 필드산화막(202)을 소정간격을 두고서 형성한다[제 4(a)도].
다음으로, 반도체기판(201)에 홈(203)을 형성하고 이후 홈(203)의 내면에 열산화로 예컨대 500Å 정도의 산화막(204)을 형성한다[제 4(c)도, 제4(d)도].
다음으로, 포토레지스트를 마스크로 해서 상기 홈(203)의 내면으로 산화막(204)을 엣칭해서 개구부(205)를 형성한다. 이 개구부(205)를 매개로 기울어지게 이온을 주입함으로써 개구부(205)로 인해 노출된 반도체기판(201)에 비소를 예컨대 1×1015㎝-2정도 주입하여 n형 확산층(201a)을 형성한다.
다음으로, 반도체기판(201)의 전면에 도전체막, 예컨대 인을 도핑시킨 폴리실리콘을 퇴적하여 홈(203)이 매립되도록 예컨대 RIE로 엣칭해서 비트선(206)을 형성한다.
다음으로, 노출된 비트선(206)의 상면에 열산화로 산화막(207)을 형성한다. 이와 동시에 상기 개구부(205)는 비트선(206)에 의해 매립되고, 비트선(206)은 상기 n형 확산층(201a)과 접속된다.
다음으로, 인접한 필드산화막(202, 202)과 홈(203)으로 둘러싸인 소자영역상에 포토레지스트를 마스크로 해서 예컨대 10㎛ 정도의 구멍(208)을 RIE로 형성하고, 예컨대 비소이온을 1×1015㎝-2정도 주입해서 구멍(208)의 내면에 n형 확산층(208a)을 형성한다[제 4(b)도].
다음으로, 캐패시터유전막으로서 예컨대 SiO2와 SiNX및 SiO2로 이루어진 복합막(209)을 예컨대 SiO2환산으로 90Å정도 형성하고, 이어 예컨대 인을 도핑시킨 폴리실리콘을 퇴적한 후 포토레지스트를 마스크로 해서 패터닝하여 플레이트전극(210)을 형성한다. 이후, 열산화를 행해서 플레이트전극(210)상에 층간절연막(211)을 형성한다.
나아가 홈(203)과 플레이트전극(210)으로 둘러싸인 소자영역상에 열산화로 예컨대 100Å 정도의 게이트산화막(212)을 형성하고, 이어 도전체막, 예컨대 인을 도핑시킨 폴리실리콘을 2000Å정도 퇴적한 후 패터닝해서 전송트랜지스터의 게이트전극(213)을 형성한다. 이후, 예컨대 비소이온을 반도체기판(201)에 예컨대 1×1015㎝-2정도 주입해서 이 트랜지스터의 소오스·드레인인 n형 확산층(214)을 형성한다.
이후, 층간절연막을 형성하고 포토레지스트를 마스크로 해서 접속구멍을 형성한 후 Al배선을 형성해서 완성한다.
상기 제 3 실시예에 있어서도 비트선을 반도체기판내에 형성했기 때문에 비트선과 트랜지스터의 한쪽의 n형 확산층(214)과의 접속이 용이해지게 된다. 더욱이, 셀내를 평탄화하는 것이 가능하기 때문에 용이하게 고집적화할 수 있다.
다음으로, 본 발명의 제 4 실시예에 대해서 제 5 도를 참조해서 설명한다.
상기 제 3 실시예에 있어서는 반도체기판내에 비트선(206)과 캐패시터를 구성하는 n형 확산층(208a), 복합막(209), 플레이트전극(210)을 형성했지만, 본 실시예에 있어서는 반도체기판내에 비트선 및 캐패시터를 구성하는 노드와 절연막을 형성한다.
즉, 제 5 도에 있어서, P형의 반도체기판(301)의 표면에 소자분리용의 필드산화막(302)을 소정간격을 두고서 형성한다.
다음으로, 필드산화막(302)과 소자영역상의 임의의 위치에 포토레지스트를 마스크로 해서 예컨대 10㎛ 정도의 구멍(303)을 RIE로 형성하고, 열산화로 구멍(303)의 측면에 캐피시터유전막으로서 예컨대 100Å의 산화막(304)을 형성한다[제 5(b)도].
이어서, 포토레지스트를 마스크로 해서 이 산화막(304)의 일부를 선택적으로 엣칭해서 개구부(305)를 형성하고, 포토레지스트를 제거한 후, 개구부(305)를 매개로 기울어지게 이온을 주입해서 개구부(305)로 인해 노출된 반도체기판(301)에 비소를 예컨대 1×1015㎝-2정도 주입하여 n형 확산층(301a)을 형성한다. 이후, 구멍(303)내에 도전체막, 예컨대 인을 도핑시킨 폴리실리콘을 퇴적하고, 예컨대 RIE로 엣칭해서 축적노드(306)를 형성한다.
다음으로, 열산화로 노출된 상기 축적노드(306)의 상면에 산화막(307)을 형성한다. 이때, 개구부(305)를 매개로 축적노드(306)는 n형 확산층(301a)에 접속된다.
다음으로, 반도체기판(301)에 소정간격을 두고서 홈(308)을 형성한 후, 열산화로 홈(308)의 내면에 예컨대 500Å 정도의 산화막(309)을 형성한다[제 5(c)도].
다음으로, 포토레지스트를 마스크로 해서 상기 산화막(309)의 일부를 엣칭해서 비트선을 접속하기 위한 개구부(310)를 형성한다. 이 개구부(310)를 매개로 기울어지게 이온을 주입해서 개구부(310)로 인해 노출된 반도체기판(310)에 비소를 예컨대 1×1015㎝-2정도 주입하여 n형 확산층(301b)을 형성한다.
이후, 반도체기판(301)의 전면에 도전체막, 예컨대 인을 도핑시킨 폴리실리콘을 퇴적하고, 홈(308)이 매립되도록 예컨대 RIE로 엣칭해서 비트선(311)을 형성한다.
이후, 열산화로 노출된 비트선(311)의 상면에 산화막(312)을 형성한다. 이때, 비트선(311)은 개구부(310)를 매개로 n형 확산층(301b)과 접속된다.
다음으로, 필드산화막(302)과 홈(308)으로 둘러싸인 소자영역상에 열산화로 예컨대 100Å 정도의 게이트산화막(313)을 형성하고, 그 위에 도전체막, 예컨대 인을 도핑시킨 폴리실리콘을 2000Å정도 퇴적하며 이를 패터닝해서 전송트랜지스터의 게이트전극(314)을 형성한다. 이후, 예컨대 비소이온을 기판(301)에 예컨대 1×1015㎝-2정도 주입해서 트랜지스터의 소오스·드레인인 n형 확산층(315)을 형성한다.
이후, 도시하지 않은 층간절연막을 형성하고 포토레지스트를 마스크로 해서 접속구멍을 형성한 후 Al배선을 형성해서 완성한다.
다음으로, 본 발명의 제 5 실시예에 대해서 제 6 도를 참조해서 설명한다. 본 실시예는 제 1 실시예와 DRAM의 셀배열이 다를 뿐 셀내부의 구조는 제 1 실시예와 동일하다. 따라서, 제 1 도와 동일한 부분에는 동일한 참조부호를 붙였다.
즉, 본 실시예에 있어서는 인접한 비트선의 각 비트선접속이 비트선의 길이방향으로 거의 1/2n(예컨대 1/4)피치 떨어져 있을 뿐이고 소자영역의 패턴은 동일방향으로 되어 있다.
제 7 도는 소위 홀디드·비트(Holded bit)선방식의 선배열패턴의 일부를 나타낸 것이다.
즉, 평행하게 배열된 복수의 비트선(406)의 양단에는 비트선 센스증폭기(407, 408)가 접속되어 있다. 이들 센스증폭기(407, 408)는 각각 우수번째 혹은 기수분째의 1개의 비트선을 매개로 인접한 2개의 비트선이 상보적인 한쌍으로 되어 1개의 비트선 센스증폭기(407, 408)에 접속되어 있다.
각 비트선(406)은 각각의 길이방향으로 일정한 피치로 전송트랜지스터의 드레인(혹은 소오스)과의 접속(405)을 갖고 있다. 이 경우, 임의의 비트선접속위치에 대해서 인접한 비트선접속위치는 비트선의 길이방향으로 1/4피치 떨어져 있다.
제 6(a)도는 제 7 도의 셀배열패턴의 일부를 상세히 나타내고 있다. 비트선군과 워드선군은 교차방향으로 형성되고 임의의 2개의 비트선 및 인접한 2개의 워드선을 각각 횡으로 가르면서 전송트랜지스터 2개분의 소자영역이 형성되어 있다. 또, 각 비트선은 각각의 길이방향으로 일정한 피치"P"마다 소자영역과 교차하는 부분에서 2개의 전송트랜지스터에 각각 대응해서 캐패시터와 접속되고, 1트랜지스터, 1캐패시터 구성의 DRAM이 1소자영역당 2개 구성되어 있다.
여기서, 순차인접한 복수의 비트선에 주목하면, 임의의 비트선접속위치에 대해서 이 비트선에 순차인접한 비트선 각각의 비트선접속위치는 비트선의 길이방향으로 차례로 거의 1/4피치씩 떨어져 있다.
한편, 본 발명은 상기 실시예에 한정되지는 않으며, 요지를 바꾸지 않는 범위에서 여러가지로 변형실시가 가능함은 물론이다.
[발명의 효과]
이상, 설명한 바와 같이 본 발명에 의하면, 비트선을 반도체기판의 내부에 매설함으로써 셀구조를 평탄화할 수 있기 때문에 종래에 비해서 비트선의 접속을 용이하게 할 수 있는 반도체기억장치 및 그 제조방법이 제공된다.

Claims (7)

  1. 비트선(106, 206, 311)에 트랜지스터를 매개로 캐패시터가 접속된 반도체기억장치에 있어서, 반도체기판(101, 201, 301)내에 상기 비트선(106, 206, 311)을 매설한 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서, 상기 비트선(106, 206, 311)이 절연막으로 둘러싸인 것을 특징으로 하는 반도체기억장치.
  3. 제 1 항에 있어서, 상기 비트선(106, 206, 311)이 반도체기판(101, 201, 301)내에 형성되고 그 측면에 절연막이 형성된 홈(103, 203, 308)의 내부에 설치되며, 이 홈(103, 203, 308)의 측면의 절연막에는 상기 비트선(106, 206, 311)과 트랜지스터를 접속하기 위한 개구부(105, 205, 310)가 설치되어 있는 것을 특징으로 하는 반도체기억장치.
  4. 제 1 항에 있어서, 상기 비트선(106, 206, 311)과 트랜지스터를 도전층(101a, 201a, 301b)에 의해 접속한 것을 특징으로 하는 반도체기억장치.
  5. 반도체기판(101, 201, 301)에 홈(103, 203, 308)을 형성하는 공정과, 이 홈(103, 203, 308)의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제 1 층을 패터닝해서 상기 홈(103, 203, 308)의 내면의 소정위치에 개구부(105, 205, 310)를 형성하는 공정, 상기 홈(103, 203, 308)내에 도전성의 제 2 층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판(101, 201, 301)전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 형성하는 공정, 상기 제 5 층을 패터닝해서 트랜지스터의 제어전극을 형성하는 공정, 상기 제어전극을 마스크로 이온주입을 행하여 트랜지스터의 입출력영역을 형성하는 공정 및, 상기 입출력영역의 어느 한쪽에 접해서 캐패시터를 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 제조방법.
  6. 반도체기판(101, 201, 301)에 홈(103, 203, 308)을 형성하는 공정과, 이 홈(103, 203, 308)의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제 1 층을 패터닝해서 상기 홈(103, 203, 308)의 내면의 소정위치에 개구부(105, 205, 310)를 형성하는 공정, 상기 홈(103, 203, 308)내에 도전성의 제 2 층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판(101, 201, 301)내에 캐패시터를 형성하는 공정, 상기 반도체기판(101, 201, 301)전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 형성하는 공정, 상기 제 5 층을 패터닝해서 트랜지스터의 제어전극을 형성하는 공정 및, 상기 제어전극을 마스크로 이온주입을 행하여 한쪽이 상기 캐패시터에 접속되는 상기 트랜지스터의 입출력영역을 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 제조방법.
  7. 반도체기판(101, 201, 301)내에 캐패시터를 형성하는 공정과, 상기 반도체기판(101, 201, 301)에 홈(103, 203, 308)을 형성하는 공정, 이 홈(103, 203, 308)의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제1층를 패터닝해서 상기 홈(103, 203, 308)의 내면의 소정위치에 개구부(105, 205, 310)를 형성하는 공정, 상기 홈(103, 203, 308)내에 도전성의 제 2층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판(101, 201, 301)전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 형성하는 공정, 상기 제 5 층을 패터닝해서 트랜지스터의 제어전극을 형성하는 공정 및, 상기 제어전극을 마스크로 이온주입을 행하여 한쪽이 상기 캐패시터에 접속된 상기 트랜지스터의 입출력영역을 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 제조방법.
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