JPS63300550A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63300550A JPS63300550A JP62136888A JP13688887A JPS63300550A JP S63300550 A JPS63300550 A JP S63300550A JP 62136888 A JP62136888 A JP 62136888A JP 13688887 A JP13688887 A JP 13688887A JP S63300550 A JPS63300550 A JP S63300550A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に係り、詳しくは溝容量を具備
せるｌトランジスタｌキャパシタ型半導体記憶素子の構
造に関し、特に、溝容量内の容量絶縁膜の構造に関する
。
せるｌトランジスタｌキャパシタ型半導体記憶素子の構
造に関し、特に、溝容量内の容量絶縁膜の構造に関する
。
［従来の技術］
従来この種の容量部に形成した溝を埋め込む導電物質を
記憶電極として用いる記憶電極埋め込み型記憶素子はＢ
ＳＥセル（参考文猷：ｔＥＤＭ８５、予講案７１０〜７
１３ページ）と呼ばれ、第３ａ図に示すように記憶電極
である溝を埋めた導電物質３０１がスイッチング用ＭＩ
Ｓ型電界効果トランジスタ（以下ＭＩＳＦＥＴと略称す
る）のソースまたはドレイン領域となっており、不純物
拡散層３０２と接続点３０３上で電気的に接続された構
造をしていた。しかし、この構造では記憶電極３０１の
ために基板表面の凹凸が激しくなり、リソグラフィーお
よびエツチング時の加工精度が大幅に劣下する。そこで
第３ｂ図に示すように記憶電極３０１を基板表面まで削
り、ソースドレインの不純物拡散層３０２とは溝壁面で
接続点３０３を取ればこの問題が解決されるのは明白で
ある。
記憶電極として用いる記憶電極埋め込み型記憶素子はＢ
ＳＥセル（参考文猷：ｔＥＤＭ８５、予講案７１０〜７
１３ページ）と呼ばれ、第３ａ図に示すように記憶電極
である溝を埋めた導電物質３０１がスイッチング用ＭＩ
Ｓ型電界効果トランジスタ（以下ＭＩＳＦＥＴと略称す
る）のソースまたはドレイン領域となっており、不純物
拡散層３０２と接続点３０３上で電気的に接続された構
造をしていた。しかし、この構造では記憶電極３０１の
ために基板表面の凹凸が激しくなり、リソグラフィーお
よびエツチング時の加工精度が大幅に劣下する。そこで
第３ｂ図に示すように記憶電極３０１を基板表面まで削
り、ソースドレインの不純物拡散層３０２とは溝壁面で
接続点３０３を取ればこの問題が解決されるのは明白で
ある。
［発明が解決しようとする問題点］
しかし従来のように窒化ケイ素を含む容量絶縁膜３０４
が溝間口部まで存在すると、素子製造上障害が生じる。
が溝間口部まで存在すると、素子製造上障害が生じる。
その理由を以下に説明する。
第４ａ図は単結晶ケイ素基板４００の一主面にＢＳＥセ
ルを用いた１トランジスタ１キヤパシタ型記憶素子を形
成した時の素子断面図の一例である。
ルを用いた１トランジスタ１キヤパシタ型記憶素子を形
成した時の素子断面図の一例である。
第４ａ図においてワード線４０１はスイッチング用ＭＩ
ＳＦＥＴのゲート電極となっているがワード線４０２は
何の役にも立っていない。これは通常記憶素子が折り返
しビット線構成を取るためである。即ち、ワード線４０
２は、第４ａ図のメモリーセルと紙面奥から手前方向に
隣合ったメモリーセルのスイッチング用ＭＩ ５ＦＥＴ
のゲート電極となっているため、第４ａ図のメモリーセ
ルには直接段だっていない。また、酸化ケイ素４０３は
、素子分離のた”めであり、酸化ケイ素４０４は、ワー
ド線４０２と記憶電極４０５とを電気的に絶縁するため
にある。通常記憶電極４０５には減圧ＣＶＤ法で形成さ
れた多結晶ケイ素を、酸化ケイ素４０４には熱酸化ケイ
素をそれぞれ用いる。
ＳＦＥＴのゲート電極となっているがワード線４０２は
何の役にも立っていない。これは通常記憶素子が折り返
しビット線構成を取るためである。即ち、ワード線４０
２は、第４ａ図のメモリーセルと紙面奥から手前方向に
隣合ったメモリーセルのスイッチング用ＭＩ ５ＦＥＴ
のゲート電極となっているため、第４ａ図のメモリーセ
ルには直接段だっていない。また、酸化ケイ素４０３は
、素子分離のた”めであり、酸化ケイ素４０４は、ワー
ド線４０２と記憶電極４０５とを電気的に絶縁するため
にある。通常記憶電極４０５には減圧ＣＶＤ法で形成さ
れた多結晶ケイ素を、酸化ケイ素４０４には熱酸化ケイ
素をそれぞれ用いる。
その理由は、現在のところ減圧ＣＶＤによる多結晶ケイ
素のみが溝を充分埋め込める段差被覆性を備えた導電物
質であり、熱酸化ケイ素が耐圧、リーク電流、電気的安
定性等の点て最も優れているためである。
素のみが溝を充分埋め込める段差被覆性を備えた導電物
質であり、熱酸化ケイ素が耐圧、リーク電流、電気的安
定性等の点て最も優れているためである。
さて、ここで問題が生じる。即ち第４ａ図に示すように
酸化ケイ素４０４を熱酸化で形成する際、容量絶縁膜４
０６に含まれる窒化ケイ素が酸化マスクとなって酸化さ
れず、くびれが生ずる。第４ａ図においてワード線４０
２のへこんだ部分がこれにあたる。第４ｂ図は第４ａ図
を上から見た状態を示している。第４ｂ図かられかるよ
うに容量絶縁膜４０６はワード線４０２の下から、スイ
ッチング用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔのソースドレインと
なる不純物拡散層４０７につながっている。
酸化ケイ素４０４を熱酸化で形成する際、容量絶縁膜４
０６に含まれる窒化ケイ素が酸化マスクとなって酸化さ
れず、くびれが生ずる。第４ａ図においてワード線４０
２のへこんだ部分がこれにあたる。第４ｂ図は第４ａ図
を上から見た状態を示している。第４ｂ図かられかるよ
うに容量絶縁膜４０６はワード線４０２の下から、スイ
ッチング用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔのソースドレインと
なる不純物拡散層４０７につながっている。
第４ａ図および第４ｂ図に示したワード線４０１．４０
２は、通常基板全面に多結晶ケイ素を主成分とする導電
性皮膜を堆積した後、フォトリソグラフィーによりパタ
ーニングし、異方性エツチングして不要な領域の導電皮
膜を除去して形成するが、第４ａ図に示されるくびれた
部分に入り込んだ多結晶はエツチングされにくい性質が
あり、くびれだ部分に残った多結晶ケイ素が第４ｂ図か
られかるようにワード線４０２と不純物拡散層４０７を
電気的に接続してしまう。
２は、通常基板全面に多結晶ケイ素を主成分とする導電
性皮膜を堆積した後、フォトリソグラフィーによりパタ
ーニングし、異方性エツチングして不要な領域の導電皮
膜を除去して形成するが、第４ａ図に示されるくびれた
部分に入り込んだ多結晶はエツチングされにくい性質が
あり、くびれだ部分に残った多結晶ケイ素が第４ｂ図か
られかるようにワード線４０２と不純物拡散層４０７を
電気的に接続してしまう。
［問題点を解決するための手段］
本発明は半導体基板の一主面に形成された溝を埋め込む
導電物質を記憶電極とする溝容量体を備えた１トランジ
スタ１キヤパシタ型メモリセルにおいて、容量絶縁膜に
含まれる窒化ケイ素が少なくとも溝開口部に達していな
いことを要旨とする。
導電物質を記憶電極とする溝容量体を備えた１トランジ
スタ１キヤパシタ型メモリセルにおいて、容量絶縁膜に
含まれる窒化ケイ素が少なくとも溝開口部に達していな
いことを要旨とする。
したがって、上述の従来技術にに対し、本発明は容量膜
に含まれる窒化ケイ素が溝開口部に達していないという
相違点を有する。即ち窒化ケイ素が溝開口部に達してい
ないため熱酸化の際、酸化マスクがなく、従来技術で問
題となったくびれが発生しないので従来技術に対し平坦
な容量部を安定に形成できるという相違点を有する。
に含まれる窒化ケイ素が溝開口部に達していないという
相違点を有する。即ち窒化ケイ素が溝開口部に達してい
ないため熱酸化の際、酸化マスクがなく、従来技術で問
題となったくびれが発生しないので従来技術に対し平坦
な容量部を安定に形成できるという相違点を有する。
［実施例コ
亀上叉施璽
以下、図面に従って本発明の実施例を詳細に説明する。
まず第１図（ａ）に示すように単結晶ケイ素基板１０１
上に厚さ１１００ｎ程度の窒化ケイ素１０２を酸化マス
クとして選択酸化法により素子分離用の厚さ数百ｎｍ程
度の酸化ケイ素１０３を熱酸化で形成する。但し窒化ケ
イ素１０２と基板１０１０間の酸化ケイ素１０４は、酸
化ケイ素１０３を熱酸化で形成する際、窒化ケイ素１０
２と基板１０１との間に働く熱応力を緩和するために設
けられている。
上に厚さ１１００ｎ程度の窒化ケイ素１０２を酸化マス
クとして選択酸化法により素子分離用の厚さ数百ｎｍ程
度の酸化ケイ素１０３を熱酸化で形成する。但し窒化ケ
イ素１０２と基板１０１０間の酸化ケイ素１０４は、酸
化ケイ素１０３を熱酸化で形成する際、窒化ケイ素１０
２と基板１０１との間に働く熱応力を緩和するために設
けられている。
次に、第１図（ｂ）に示すように異方性エッチングによ
り容量部に溝を形成した後、第１図（Ｃ）に示すように
厚さ数ｎｍの酸化ケイ素１０５と厚さ数十ｎｍの窒化ケ
イ素１０６との二層から成る容量絶縁膜を少なくとも溝
内壁に形成する。更に、第１図（ｄ）に示すように、溝
を減圧ＣＶＤ法等による多結晶ケイ素１０７で完全に埋
め込み、第１図（ｅ）に示すように多結晶ケイ素１０７
を溝開口部から深さ０．５ミクロン程度の所までエツチ
ングし、温度１５０℃程度の温度のリン酸等により窒化
ケイ素１０６を選択的にエツチング除去して第１図（ｆ
）に示すように溝開口付近の溝側壁に、酸化ケイ素１０
５を露出する。但し第１図（ｅ）において窒化ケイ素１
０６をエツチングする際、窒化ケイ素１０２が除去され
ない程度にエツチング時間を定めるよう注意する。次に
第１図（ｇ）に示すように、フォトリソグラフィーによ
り溝の一部を除いた基板全面にフォトレジスト１０８を
形成し、フッ酸で酸化ケイ素１０５をエツチングし、第
１図（ｈ）に示すように、溝側壁の一部のみ基板１０１
を露出する。この露出した部分が構内の多結晶ケイ素１
０７と基板１０１の接続点となる。
り容量部に溝を形成した後、第１図（Ｃ）に示すように
厚さ数ｎｍの酸化ケイ素１０５と厚さ数十ｎｍの窒化ケ
イ素１０６との二層から成る容量絶縁膜を少なくとも溝
内壁に形成する。更に、第１図（ｄ）に示すように、溝
を減圧ＣＶＤ法等による多結晶ケイ素１０７で完全に埋
め込み、第１図（ｅ）に示すように多結晶ケイ素１０７
を溝開口部から深さ０．５ミクロン程度の所までエツチ
ングし、温度１５０℃程度の温度のリン酸等により窒化
ケイ素１０６を選択的にエツチング除去して第１図（ｆ
）に示すように溝開口付近の溝側壁に、酸化ケイ素１０
５を露出する。但し第１図（ｅ）において窒化ケイ素１
０６をエツチングする際、窒化ケイ素１０２が除去され
ない程度にエツチング時間を定めるよう注意する。次に
第１図（ｇ）に示すように、フォトリソグラフィーによ
り溝の一部を除いた基板全面にフォトレジスト１０８を
形成し、フッ酸で酸化ケイ素１０５をエツチングし、第
１図（ｈ）に示すように、溝側壁の一部のみ基板１０１
を露出する。この露出した部分が構内の多結晶ケイ素１
０７と基板１０１の接続点となる。
次に、フォトレジスト１０８を除去した後、第１図（ｉ
）に示すように溝を更に多結晶ケイ素１０９で完全に埋
め込み第１図（ｊ）に示すように全面に厚さ１１００ｎ
程度の窒化ケイ素１１０を堆積し、フォトリソグラフィ
ーにより、第１図（ｋ）に示すように、溝上の絶縁膜を
形成したい領域を含むように、窒化ケイ素１１０を部分
的に除去する。そして熱酸化により第１図（１）に示す
ように溝上の一部領域に厚さ数百ｎｍの酸化ケイ素１１
１を形成するが、この際、窒化ケイ素１０６が基板表面
に露出していないので酸化ケイ素１１１にはほとんどく
びれが生じず、前から存在している素子分離用の酸化ケ
イ素１０３と滑らかにつながる。
）に示すように溝を更に多結晶ケイ素１０９で完全に埋
め込み第１図（ｊ）に示すように全面に厚さ１１００ｎ
程度の窒化ケイ素１１０を堆積し、フォトリソグラフィ
ーにより、第１図（ｋ）に示すように、溝上の絶縁膜を
形成したい領域を含むように、窒化ケイ素１１０を部分
的に除去する。そして熱酸化により第１図（１）に示す
ように溝上の一部領域に厚さ数百ｎｍの酸化ケイ素１１
１を形成するが、この際、窒化ケイ素１０６が基板表面
に露出していないので酸化ケイ素１１１にはほとんどく
びれが生じず、前から存在している素子分離用の酸化ケ
イ素１０３と滑らかにつながる。
最後に第１図（ｍ）に示すようにワード線であるゲート
電極１１２を形成して本実施例の記憶素子を得る。
電極１１２を形成して本実施例の記憶素子を得る。
１λ叉血ヨ
第２の実施例は、第１実施例の工程を少し簡略化した例
である。
である。
第２図（ａ）に示すように、単結晶ケイ素基板２０１上
に厚さ数ｎｍの酸化ケイ素２０２、厚さ１１００ｎ程度
の窒化ケイ素２０３を堆積し、フォトリソグラフィーと
異方性エツチングにより、容量部の溝２０４を形成する
。
に厚さ数ｎｍの酸化ケイ素２０２、厚さ１１００ｎ程度
の窒化ケイ素２０３を堆積し、フォトリソグラフィーと
異方性エツチングにより、容量部の溝２０４を形成する
。
次に第２図（ｂ）に示すように、厚さ数ｎｍの酸化ケイ
素２０４を熱酸化で形成した後、全面に厚さ数十ｎｍの
窒化ケイ素２０５を堆積し、溝開口部から深さ０． ２
ミクロン所まで多結晶ケイ素２０６で埋め込む。この時
にこの溝開口部から０゜２ミクロンという深さが重要な
ポイントとなる。
素２０４を熱酸化で形成した後、全面に厚さ数十ｎｍの
窒化ケイ素２０５を堆積し、溝開口部から深さ０． ２
ミクロン所まで多結晶ケイ素２０６で埋め込む。この時
にこの溝開口部から０゜２ミクロンという深さが重要な
ポイントとなる。
その理由は後はど説明する。
次に、窒化ケイ素２０δを温度１５０℃程度のリン酸で
、酸化ケイ素２０４をフッ酸で順にエツチング除去し、
第２図（Ｃ）に示すように溝開口部から深さ０．２ミク
ロン程度の溝側壁の基板表面を露出する。但し、窒化ケ
イ素２０３が除去されないよう注意する。
、酸化ケイ素２０４をフッ酸で順にエツチング除去し、
第２図（Ｃ）に示すように溝開口部から深さ０．２ミク
ロン程度の溝側壁の基板表面を露出する。但し、窒化ケ
イ素２０３が除去されないよう注意する。
次に、第２図（ｄ）に示すように多結晶ケイ素２０７て
溝を完全に埋め、同時に基板２０１と溝内の多結晶ケイ
素２０６および２０７を電気的に接続する。
溝を完全に埋め、同時に基板２０１と溝内の多結晶ケイ
素２０６および２０７を電気的に接続する。
次に、全面に１１００ｎの窒化ケイ素を堆積し、第２図
（ｅ）に示すように、多結晶ケイ素２０７及び２０６上
で絶縁膜を形成したい領域および素子分離用の酸化ケイ
素を形成したい領域のみ窒化ケイ素を部分的に除去する
。
（ｅ）に示すように、多結晶ケイ素２０７及び２０６上
で絶縁膜を形成したい領域および素子分離用の酸化ケイ
素を形成したい領域のみ窒化ケイ素を部分的に除去する
。
次に熱酸化により第２図（ｆ）に示すように厚さ８０
ｎ ｍ程度の酸化ケイ素２０８を形成する。
ｎ ｍ程度の酸化ケイ素２０８を形成する。
この時、基板２０１のケイ素が３０ｎｍ程度酸化ケイ素
２０８に変わるため、酸化ケイ素２０８の下限は窒化ケ
イ素２０５に達する。この時第２図（ｂ）において多結
晶ケイ素２０６が満開口部から深さ４０ｎｍ程度を越え
た深いところまでしか埋められていないとすると、第２
図（ｇ）に示すように酸化ケイ素２０８の下限は窒化ケ
イ素２０５に達しなくなるので注意しなければならない
。
２０８に変わるため、酸化ケイ素２０８の下限は窒化ケ
イ素２０５に達する。この時第２図（ｂ）において多結
晶ケイ素２０６が満開口部から深さ４０ｎｍ程度を越え
た深いところまでしか埋められていないとすると、第２
図（ｇ）に示すように酸化ケイ素２０８の下限は窒化ケ
イ素２０５に達しなくなるので注意しなければならない
。
最後に第２図（ｈ）に示すようにワード線であるゲート
電極２０９を形成して本実施例の記憶素子を得る。
電極２０９を形成して本実施例の記憶素子を得る。
［発明の効果］
以上説明したように、本発明は容量絶縁膜に含まれる窒
化ケイ素を溝開口部に露出させないことにより、記憶電
極埋め込み型メモリーセルを安定に製造できるという効
果を有する。
化ケイ素を溝開口部に露出させないことにより、記憶電
極埋め込み型メモリーセルを安定に製造できるという効
果を有する。
第１図（ａ）〜（ｍ）は本発明の第１実施例の製造工程
を示す断面図、第２図（ａ）〜（ｈ）は本発明の第２実
施例の製造工程を説明するための断面図、第３ａ図、第
３ｂ図、第４ａ図はそれぞれ従来技術および従来技術の
問題点を説明するための断面図、第４ｂ図は第４ａ図の
平面図である。 １０１．２０１．４００・・単結晶ケイ素基板、１０２
．１０６，２０３，２０５，２０８，１１０・・・・・
窒化ケイ素、 １０３、 １０４． １０５． １１１，２０２，２０
４．２０８，４０３，４０４・・・酸化ケイ素、１０７
、 １０９． ２０６゜ ２０７・・・・・・・・・・・・・多結晶ケイ素１０８
・・・・・・フォトレジスト、 １１２．２０９・・ゲート電極、 ３０１．４０５・・記憶電極、 ａｏ２，４０７・・不純物拡散層、 ３０３・・・・・・接続点、 ４０１．４０２・・ワード線。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − （ａ） （ｂン （Ｃ１ 第１図 （（Ｊ） （ｅ） （↑） 第１図 （ｇ） （ｈ） （ｉ） 第１図 （Ｊ） １ｎ （ｋ） 第１図 第１図 （ａ） （ｂ） （Ｃ） 第２図 ＜ｄ＞ Ｃｅ＞ （ｆ） 第２図 （ｇ） 第２図 第３ａ図 第３ｂ図 第４ａ図 第４ｂ図
を示す断面図、第２図（ａ）〜（ｈ）は本発明の第２実
施例の製造工程を説明するための断面図、第３ａ図、第
３ｂ図、第４ａ図はそれぞれ従来技術および従来技術の
問題点を説明するための断面図、第４ｂ図は第４ａ図の
平面図である。 １０１．２０１．４００・・単結晶ケイ素基板、１０２
．１０６，２０３，２０５，２０８，１１０・・・・・
窒化ケイ素、 １０３、 １０４． １０５． １１１，２０２，２０
４．２０８，４０３，４０４・・・酸化ケイ素、１０７
、 １０９． ２０６゜ ２０７・・・・・・・・・・・・・多結晶ケイ素１０８
・・・・・・フォトレジスト、 １１２．２０９・・ゲート電極、 ３０１．４０５・・記憶電極、 ａｏ２，４０７・・不純物拡散層、 ３０３・・・・・・接続点、 ４０１．４０２・・ワード線。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − （ａ） （ｂン （Ｃ１ 第１図 （（Ｊ） （ｅ） （↑） 第１図 （ｇ） （ｈ） （ｉ） 第１図 （Ｊ） １ｎ （ｋ） 第１図 第１図 （ａ） （ｂ） （Ｃ） 第２図 ＜ｄ＞ Ｃｅ＞ （ｆ） 第２図 （ｇ） 第２図 第３ａ図 第３ｂ図 第４ａ図 第４ｂ図
Claims (1)
- 単結晶ケイ素基板の一主面に形成された少なくとも１
個の容量体と、該容量体を外部電気回路と接続あるいは
遮断するための少なくとも１個のスイッチング用電界効
果トランジスタとから構成される記憶素子を含む半導体
記憶装置において、前記容量体の少なくとも一部に溝が
形成されており該構内の少なくとも一部を埋める導電物
質が前記スイッチング用電界効果トランジスタのソース
ドレインを形成する不純物拡散領域に電気的に接続され
ており、前記容量体の少なくとも一部に形成された溝の
内壁の容量絶縁膜の少なくとも一部は窒化ケイ素で形成
されており、該窒化ケイ素は前記基板表面に達していな
いことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136888A JPS63300550A (ja) | 1987-05-29 | 1987-05-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136888A JPS63300550A (ja) | 1987-05-29 | 1987-05-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300550A true JPS63300550A (ja) | 1988-12-07 |
Family
ID=15185896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136888A Pending JPS63300550A (ja) | 1987-05-29 | 1987-05-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410169A (en) * | 1990-02-26 | 1995-04-25 | Kabushiki Kaisha Toshiba | Dynamic random access memory having bit lines buried in semiconductor substrate |
| JPH07202026A (ja) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍセルの製造方法 |
-
1987
- 1987-05-29 JP JP62136888A patent/JPS63300550A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410169A (en) * | 1990-02-26 | 1995-04-25 | Kabushiki Kaisha Toshiba | Dynamic random access memory having bit lines buried in semiconductor substrate |
| JPH07202026A (ja) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍセルの製造方法 |
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