JPH0629546A - 不揮発性溝型記憶装置およびその製造方法 - Google Patents

不揮発性溝型記憶装置およびその製造方法

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JPH0629546A
JPH0629546A JP5086271A JP8627193A JPH0629546A JP H0629546 A JPH0629546 A JP H0629546A JP 5086271 A JP5086271 A JP 5086271A JP 8627193 A JP8627193 A JP 8627193A JP H0629546 A JPH0629546 A JP H0629546A
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キム マンジン
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 極めてコンパクト、単純かつ製造が容易であ
る不揮発性溝型記憶装置を得る。 【構成】 制御ゲートと一体に形成された、酸化物をか
ぶせたポリシリコンメサは、記憶装置のワードラインを
形成し、一方ドレイン金属化ラインは装置のドレイン領
域と接触し、酸化物をかぶせたワードライン上に延在
し、ビットラインを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性溝型記憶装置に
関し、特に、例えば電気的に消去可能なプログラマブル
読み取り専用記憶(EEPROM)装置およびこの装置の製造方
法に関する。
【０００２】
【従来の技術】一般に、EEPROM装置およびこの装置の製
造方法は、業界でよく知られている。いくつかの代表的
な従来技術の記憶装置は英文抄録Vol.１３，No. ５４８
（Ｅ−８５６）（３８９６）特開平１−２２７４７７号
公報；Vol.１３，No. １９８（Ｅ−７５６）（３５４
６）特開平１−２０６６８号公報；Vol.１２，No. １５
３（Ｅ−６０７）（３０００）特開昭６２−２６９３６
３号公報；Vol.１１，No.１０８（Ｅ−４９５）（２５
５５）特開昭６１−２５６６７３号公報；Vol.１５，N
o. １０８（Ｅ−１０４５）（４６３６）特開平３−１
５７４号公報に示されており述べられている。記憶セル
の構成および技術の他の背景は「“Ａ 0.5 μBICMOS T
echnology for Logic and 4Mbit-class SRAM's, R.Eklu
nd等、IEDM８９−４２５」および「“Ａ 3.6μ2 Memory
Cell Structure for １６MB EPROMS ”，Y.S. Hisamun
e 等、IEDM８９−５８３」に示されている。最後に、本
発明に類似した溝型構造を有するEEPROM装置は「Mukher
jee 等、米国特許出願第６１０，５９８号明細書、１９
９０年１１月８日出願」に示されており、これをここに
参考として包含する。最後に述べた参考に述べられたよ
うに、記憶装置技術の目的の１つは、単純、コンパクト
かつ製造が容易である装置を得ることができる装置設計
および製造技術を得ることである。
【０００３】以前は、従来の写真食刻技術を用いてお
り、位置決め誤差およびドレイン接点の金属化により、
得られる単純化の程度および大きさの減少の程度の両方
が制限されている。例えば特開平１−２０６６８号公報
は、PROM装置におけるより改善された密度および大きさ
の減少を目的としている。しかし、この参考において、
ワードラインが明らかに溝と重複し、ドレイン接点の金
属化部を別個の絶縁領域により装置の周囲部から横方向
に分離する必要がある複雑な構造が用いられた。これら
の両方の特徴のために、得られた装置の大きさおよび複
雑さが増大した。
【０００４】従来技術を用いて、既知の最も小さいEEPR
OMセルは 3.6μ2 のセル面積を有する。チャネルを垂直
方向に延伸させて装置面積を増加させずに作動上の問題
を回避することができるため、溝型記憶セルの構成はさ
らに大きさを減少させるのに有用であるが、この装置の
構成の達成可能な利点は、従来の写真食刻位置決め誤差
および空間を消費するドレイン接点の金属化構成のため
に現在まで完全に実現されていない。
【０００５】
【発明が解決しようとする課題】従って本発明の目的
は、溝の構成の完全な大きさ減少可能性を達成する際の
上記の制限を除去した不揮発性溝型記憶装置例えばEEPR
OM装置を提供することにある。
【０００６】本発明の他の目的は、極めて単純でありコ
ンパクトな構成を有する不揮発性溝型記憶装置を提供す
ることにある。
【０００７】本発明の尚他の目的は、EPROM のように高
度にコンパクトな不揮発性溝型記憶装置を製造する単
純、能率的かつ経済的な方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明において、これら
の目的は、独特な不揮発性溝型記憶装置およびこの装置
の製造方法により達成することができ、これにより、極
めてコンパクト、能率的、経済的かつ製造が容易である
記憶装置を得ることができる。
【０００９】前記したように、従来技術の単純化および
大きさの減少の達成の目的は、横方向のワードラインの
重複およびドレイン接点の金属化部を絶縁するための横
方向の分離領域が必要であることにより制限されてい
た。これらの欠点を克服し、記憶セルの大きさおよび複
雑さをさらに著しく減少させるために、横方向の分離と
共に、溝の幅より広くなく、ドレイン接点の金属化部
を、横方向の追加の別個の絶縁領域を設けることなく、
ワードラインから分離する、ワードラインを製造する方
法が必要である。
【００１０】これらの目的を達成するために、本発明の
不揮発性溝型記憶装置を、極めてコンパクトであり単純
な装置の構成とすることができる独特な自己位置決め法
を用いて製造する。
【００１１】本発明の不揮発性溝型記憶装置の製造方法
は、上記装置の共通ソース領域を形成する第１導電型の
基板を提供し；上記第１導電型のエピタキシャル層を上
記基板上に形成し；第１導電型とは反対の第２導電型の
本体領域を上記エピタキシャル層上に形成し；複数の離
間した第１のメサを第１の方向に互いに平行に延在する
上記本体領域の表面に形成し；酸化物層を、上記第１の
メサを有する上記本体領域の表面上に形成し；上記表面
を平坦化して、互いに平行である上記第１の方向におよ
び上記第１のメサの間に延在する酸化物ストライプを有
する実質的に平坦な表面を得；複数の離間した第２のメ
サを、上記第１の方向と実質的に直交する第２の方向に
互いに平行に延在する上記平坦な表面上に形成し、上記
第２のメサの各々が第１の表面が隣接した酸化物の層、
第２の窒化物の層および第３の酸化物の層から形成さ
れ；複数の溝を、上記第１のメサの間および上記第２の
メサの間に位置する上記本体領域の離間した部位に形成
し、上記溝は、少なくとも上記本体領域を介して上記エ
ピタキシャル層まで延在し；複数の記憶セルを上記溝内
に形成し、各記憶セルは連続的に薄肉ゲート誘電体、ポ
リシリコン浮遊ゲート電極、ゲート間誘電体およびポリ
シリコン制御ゲート電極から形成され、上記ポリシリコ
ンゲート電極は上記第２のメサの表面の位置レベルで平
坦化されており、少なくとも上記制御ゲート電極のポリ
シリコンもまた第２の方向の記憶セル間に延在し；上記
第２のメサの第３の層を除去して、少なくとも上記制御
ゲート電極の上記ポリシリコンの上部が、上記第２の方
向に互いに平行に延在する複数の離間した第３のメサを
形成し；上記ポリシリコンの上記上部の頂部および側部
を酸化して上記第３のメサ上および周囲に絶縁層を形成
し、上記第３のメサは上記記憶装置の絶縁されたポリシ
リコンワードラインを形成し；上記酸化物ストライプの
間および上記記憶セルの間の上記本体領域の表面が隣接
した部位に上記第１導電型のドレイン領域を形成し；上
記ドレイン領域上の上記第２のメサの第１および第２の
層を少なくとも部分的に除去し；ドレイン金属化ライン
を上記ドレイン領域および上記ポリシリコンの酸化され
た上部上に形成し、上記ドレイン金属化ラインは上記第
１の方向に延在して上記記憶装置のビットラインを形成
することを特徴とする。
【００１２】本発明によれば、ポリシリコンメサを制御
ゲートと一体に形成し、メサを本体領域の表面より上に
延在させるとともに記憶装置が形成される溝の間に延在
させて記憶装置のワードラインを形成するのが有利であ
る。これらのメサの頂部および側部を次に酸化して横方
向に追加の空間を全く占有しないワードラインを分離す
るキャップ用絶縁層を形成する。次にビットラインをワ
ードラインの方向と垂直方向に形成し、装置の接点ドレ
イン領域と接触させ、横方向の追加のビットライン分離
領域を全く必要とせずに酸化物をかぶせたワードライン
上に直接延在させることができる。自己位置決め法を長
く用いるため、極めて小さな誤差を写真食刻の誤差を考
慮せずに維持することができ、最終的に極めてコンパク
ト、単純かつ製造が容易である装置が得られる。
【００１３】以下本発明を図面を参照して説明する。図
面は縮尺通りに描かれておらず、より明らかにするため
に種々の寸法および割合を拡大したことに注意された
い。
【００１４】図１〜３は、本発明の不揮発性溝型記憶装
置の製造の最初の３段階を示したものである。図１にお
いて、出発材料は代表的に約１０21原子／cm3 のドーピ
ング濃度を有するｎ++基板１０である。完成した装置に
おいて、基板は最終的に記憶装置の低抵抗共通ソースを
形成する。約3.0 μの厚さおよび約１０16原子／cm3の
ドーピング濃度を有するｎ型エピタキシャル層１２並び
に約１．７μの厚さおよび約１０7 原子／cm3 の表面濃
度を有するｐ型本体領域１４をエピタキシャル層１２上
にエピタキシャル層へのドーピングにより形成する。従
来のマスキング技術および異方性エッチング技術によ
り、図１の平面に対して垂直方向に互いに平行に延在す
る離間したメサ１６を形成する。これらのメサの厚さは
約０．５μであり、従ってメサ１６の間に位置する本体
領域１４の部位の厚さは約１．２μである。
【００１５】約０．５μの厚さを有し、代表的に堆積し
た低温酸化物である酸化物層１８を次にメサ１６および
本体領域１４の上面の残りの部位上に形成して図２に示
す構造を得る。
【００１６】レジスト平坦化技術を用いて、本体領域１
４の酸化された表面を次にメサ１６のレベルに至るまで
平坦化して、図３の平面に対して垂直方向に互いに平行
に延在する酸化物ストライプ（１８ａ，１８ｂおよび１
８ｃ）とメサ（１６）とが交互に形成されている実質的
に平坦な表面２０を得る。
【００１７】図４において、これは図３の線IV−IVに沿
った断面図であるが、約０．０３μの厚さである薄いパ
ッド酸化物２２を表面上に形成する。約０．１μの厚さ
である窒化ケイ素層２４をパッド酸化物２２上に形成
し、約１μの厚さである厚いＬＴＯ（低温酸化物）層２
６を窒化層２４上に堆積させる。第２のマスキングおよ
びエッチング工程において、次にこの三重の層２２，２
４および２６を、酸化物ストライプ１８ａ、１８ｂおよ
び１８ｃと垂直方向に互いに平行に延在する表面２０上
の複数の離間した第２のメサ２８中に形成する。
【００１８】製造工程のこの時点において、上から見た
装置は、図３に示すように、酸化物ストライプ１８ａ，
１８ｂおよび１８ｃの間の第１の方向にストライプとし
て延在する一連の第１のメサ１６を有し、一連の離間し
た第２のメサ２８は、図４に示すように、第１のメサと
垂直方向に互いに平行に延在する。この構造は上から見
た際に格子形状をなしており、第１のメサ１６の正方形
または方形の部位は第１の１対の側上に酸化物ストライ
プ１８ａ，１８ｂおよび１８ｃにより、また第２の１対
の側上に第２のメサ２８により画成されている。第１の
メサ１６の露出した方形または正方形の部分を次に、マ
スクとして酸化物格子を用いて、本体領域１４を介して
エピタキシャル層１２中に下方に延在する溝３０が形成
されるまでエッチングする。これらの溝は、上から見た
際に、酸化物格子により画成されたように正方形または
方形の形状を有する。
【００１９】個別の記憶セル３２は溝３０内に、代表的
に約０．０１〜０．０２μの厚さを有する酸化物層であ
る薄肉ゲート誘電体層３４を溝３０の側壁および底部上
に連続的に形成することにより形成される。代表的に厚
さが０．１μであるポリシリコン浮遊ゲート電極３６を
次に、ゲート酸化物３４上に形成し、これを代表的に厚
さが約０．０３μであるＯＮＯ（酸化物、窒化物、酸化
物）層であるゲート間誘電体３８で被覆する。溝の残り
の開放された部分を次にポリシリコン制御ゲート電極４
０で満たし、このポリシリコンゲート電極は図５に示す
ように第２のメサ２８の上面の位置レベルで平坦化され
て工程のこの段階において平坦な上面を画成する。図５
に示すように、ゲート電極を形成するポリシリコンは溝
３０内のみならず、制御ゲート電極４０の間に延在する
図７におけるポリシリコン部４０ａにより示されるよう
に図５の平面に対して垂直方向に記憶セル３２間にも延
在する。
【００２０】次に、第２のメサ２８の最上部酸化物層２
６を窒化物層２４に至るまで選択的にエッチングし、こ
のようにして、露出した窒化物層２４の位置レベルより
上のゲート電極の上方のポリシリコン部を残す。次に、
窒化物層２４より上のポリシリコンゲート電極の露出部
を、酸化物マスクとして窒化物層２４を用いて熱的に酸
化して、絶縁酸化物キャップ４２をポリシリコンの露出
部の最上部および側部上に形成する。側壁酸化は、浮遊
ゲートポリシリコンと制御ゲートポリシリコンとの間の
ＯＮＯ層のために自己制限される。これにより、十分な
制御ゲートポリシリコンがワードライン信号の伝達のた
めに残るようにする。製造工程のこの段階において完成
した構造を図６に示す。
【００２１】図７は、図６における線VII −VII に沿っ
た装置の断面図を示す。図７において、制御ゲート電極
４０のポリシリコンもまた、記憶セル３２の間に横方向
に延在する部位４０ａを有して、記憶装置のワードライ
ンを形成することが明らかである。さらに、ワードライ
ンが上から絶縁酸化物キャップ４２により、また下から
酸化物ストライプ１８ａ，１８ｂおよび１８ｃにより絶
縁されていることが明らかである。
【００２２】再び図６において、装置を、図８に示すよ
うに、記憶セル３２間の本体領域１４の表面が隣接する
部分にｎ+ 導電型のドレイン領域４４を形成することに
よりさらに加工する。これらのドレイン領域は代表的に
厚さが０．４μであり、約１０20原子／cm3 のドーピン
グ濃度を有する。ドレイン領域は多くの種々の従来の技
術、例えば層２２および２４（図６参照）を介したイオ
ン注入または第１に窒化物層２４を除去し、次に酸化物
層２２を介して注入することにより形成することができ
る。ドレイン領域を形成した後、層２２および２４の残
存部分の一部または全部（図示したように）を、窒化物
２４を湿潤化学エッチングにより選択的に除去し、薄肉
の酸化物層２２を残す自己位置決め接点形成により除去
する。酸化物層２２の厚さがポリシリコン酸化物キャッ
プの厚さよりはるかに小さいため、酸化物層２２をポリ
シリコンを露出させずに容易に除去して、各ドレインへ
の自己位置決め接点を形成することができる。図８に示
すように、ドレイン領域４４の少なくとも一部を露出さ
せる。
【００２３】最終的に、ドレイン金属化ライン４６を、
図９に示すように、ドレイン領域４４および絶縁酸化物
キャップ４２上に、従来のマスキングおよびエッチング
技術を用いた第３のマスキング操作により形成する。こ
れらのドレイン金属化ラインは、ポリシリコンワードラ
インと垂直方向に延在し、従って記憶装置のビットライ
ンを形成する。
【００２４】自己位置決め技術を長時間にわたり用いる
ことにより、前記した方法で極めてコンパクト、単純か
つ製造が容易である装置が得られる。従来技術を用いた
場合には、代表的にこのような装置を製造するのに約１
５個のマスクが必要である一方、本発明の方法は、上述
したように、３個のマスクおよび追加の接点マスクのみ
を用いることを必要としながらよりコンパクトな装置を
製造することができ、このようにして装置を実質的に単
純化し、同時に優れた結果を達成することができる。
【００２５】本発明を、若干の好適例を参照して示し、
記載したが、当業者は本発明の本意および／または範囲
を逸脱することなく種々の変法をすることができること
を理解すべきである。
【図面の簡単な説明】
【図１】本発明の不揮発性溝型記憶装置の製造の第１段
階における断面図である。
【図２】本発明の不揮発性溝型記憶装置の製造の第２段
階における断面図である。
【図３】本発明の不揮発性溝型記憶装置の製造の第３段
階における断面図である。
【図４】本発明の不揮発性溝型記憶装置の製造の第４段
階における断面図である。
【図５】本発明の不揮発性溝型記憶装置の製造の第５段
階における断面図である。
【図６】本発明の不揮発性溝型記憶装置の製造の第６段
階における断面図である。
【図７】本発明の不揮発性溝型記憶装置の製造の第７段
階における断面図である。
【図８】本発明の不揮発性溝型記憶装置の製造の第８段
階における断面図である。
【図９】本発明の不揮発性溝型記憶装置の製造の第９段
階における断面図である。
【符号の説明】
１０ ｎ++基板 １２ ｎ型エピタキシャル層 １４ ｐ型本体領域 １６ 第１のメサ １８ 酸化物層 １８ａ，１８ｂ，１８ｃ 酸化物ストライプ ２０ 表面 ２２ パッド酸化物 ２４ 窒化層 ２６ ＬＴＯ層 ２８ 第２のメサ ３０ 溝 ３２ 記憶セル ３４ 薄肉ゲート誘電体層 ３６ ポリシリコン浮遊ゲート電極 ３８ ゲート間誘電体 ４０ ポリシリコン制御ゲート電極 ４２ 絶縁酸化物キャップ ４４ ドレイン領域 ４６ ドレイン金属化ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マンジン キム アメリカ合衆国 ニューヨーク州 10562 オシニング ガルティア レーン ３

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性溝型記憶装置を製造するにあた
    り、 上記装置の共通ソース領域を形成する第１導電型の基板
    を提供し；上記第１導電型のエピタキシャル層を上記基
    板上に形成し；第１導電型とは反対の第２導電型の本体
    領域を上記エピタキシャル層上に形成し；複数の離間し
    た第１のメサを第１の方向に互いに平行に延在する上記
    本体領域の表面に形成し；酸化物層を、上記第１のメサ
    を有する上記本体領域の表面上に形成し；上記表面を平
    坦化して、互いに平行である上記第１の方向におよび上
    記第１のメサの間に延在する酸化物ストライプを有する
    実質的に平坦な表面を得；複数の離間した第２のメサ
    を、上記第１の方向と実質的に直交する第２の方向に互
    いに平行に延在する上記平坦な表面上に形成し、上記第
    ２のメサの各々が第１の表面が隣接した酸化物の層、第
    ２の窒化物の層および第３の酸化物の層から形成され；
    複数の溝を、上記第１のメサの間および上記第２のメサ
    の間に位置する上記本体領域の離間した部位に形成し、
    上記溝は、少なくとも上記本体領域を介して上記エピタ
    キシャル層まで延在し；複数の記憶セルを上記溝内に形
    成し、各記憶セルは連続的に薄肉ゲート誘電体、ポリシ
    リコン浮遊ゲート電極、ゲート間誘電体およびポリシリ
    コン制御ゲート電極から形成され、上記ポリシリコンゲ
    ート電極は上記第２のメサの表面の位置レベルで平坦化
    されており、少なくとも上記制御ゲート電極のポリシリ
    コンもまた第２の方向の記憶セル間に延在し；上記第２
    のメサの第３の層を除去して、少なくとも上記制御ゲー
    ト電極の上記ポリシリコンの上部が、上記第２の方向に
    互いに平行に延在する複数の離間した第３のメサを形成
    し；上記ポリシリコンの上記上部の頂部および側部を酸
    化して上記第３のメサ上および周囲に絶縁層を形成し、
    上記第３のメサは上記記憶装置の絶縁されたポリシリコ
    ンワードラインを形成し；上記酸化物ストライプの間お
    よび上記記憶セルの間の上記本体領域の表面が隣接した
    部位に上記第１導電型のドレイン領域を形成し；上記ド
    レイン領域上の上記第２のメサの第１および第２の層を
    少なくとも部分的に除去し；ドレイン金属化ラインを上
    記ドレイン領域および上記ポリシリコンの酸化された上
    部上に形成し、上記ドレイン金属化ラインは上記第１の
    方向に延在して上記記憶装置のビットラインを形成する
    ことを特徴とする不揮発性溝型記憶装置の製造方法。
  2. 【請求項２】 上記酸化物層を上記本体領域の表面上
    に、上記表面を酸化することにより形成することを特徴
    とする請求項１記載の方法。
  3. 【請求項３】 上記酸化物層を上記本体領域の表面上に
    上記表面上に低温酸化物を堆積させることにより、形成
    することを特徴とする請求項１記載の方法。
  4. 【請求項４】 上記第３の酸化物層を、低温酸化物の堆
    積により形成することを特徴とする請求項１記載の方
    法。
  5. 【請求項５】 上記溝が方形の溝であることを特徴とす
    る請求項１記載の方法。
  6. 【請求項６】 上記溝が正方形の溝であることを特徴と
    する請求項１記載の方法。
  7. 【請求項７】 上記ゲート間誘電体が酸化物−窒化物−
    酸化物層から形成されることを特徴とする請求項１記載
    の方法。
  8. 【請求項８】 不揮発性溝型記憶装置において、上記装
    置が、 上記装置の共通ソース領域を形成する第１導電型の基板
    を提供し；上記第１導電型のエピタキシャル層を上記基
    板上に形成し；第１導電型とは反対の第２導電型の本体
    領域を上記エピタキシャル層上に形成し；複数の離間し
    た第１のメサを第１の方向に互いに平行に延在する上記
    本体領域の表面に形成し；酸化物層を、上記第１のメサ
    を有する上記本体領域の表面上に形成し；上記表面を平
    坦化して、互いに平行である上記第１の方向におよび上
    記第１のメサの間に延在する酸化物ストライプを有する
    実質的に平坦な表面を得；複数の離間した第２のメサ
    を、上記第１の方向と実質的に直交する第２の方向に互
    いに平行に延在する上記平坦な表面上に形成し、上記第
    ２のメサの各々が第１の表面が隣接した酸化物の層、第
    ２の窒化物の層および第３の酸化物の層から形成され；
    複数の溝を、上記第１のメサの間および上記第２のメサ
    の間に位置する上記本体領域の離間した部位に形成し、
    上記溝は、少なくとも上記本体領域を介して上記エピタ
    キシャル層まで延在し；複数の記憶セルを上記溝内に形
    成し、各記憶セルは連続的に薄肉ゲート誘電体、ポリシ
    リコン浮遊ゲート電極、ゲート間誘電体およびポリシリ
    コン制御ゲート電極から形成され、上記ポリシリコンゲ
    ート電極は上記第２のメサの表面の位置レベルで平坦化
    されており、少なくとも上記制御ゲート電極のポリシリ
    コンもまた第２の方向の記憶セル間に延在し；上記第２
    のメサの第３の層を除去して、少なくとも上記制御ゲー
    ト電極の上記ポリシリコンの上部が、上記第２の方向に
    互いに平行に延在する複数の離間した第３のメサを形成
    し；上記ポリシリコンの上記上部の頂部および側部を酸
    化して上記第３のメサ上および周囲に絶縁層を形成し、
    上記第３のメサは上記記憶装置の絶縁されたポリシリコ
    ンワードラインを形成し；上記酸化物ストライプの間お
    よび上記記憶セルの間の上記本体領域の表面が隣接した
    部位に上記第１導電型のドレイン領域を形成し；上記ド
    レイン領域上の上記第２のメサの第１および第２の層を
    少なくとも部分的に除去し；ドレイン金属化ラインを上
    記ドレイン領域および上記ポリシリコンの酸化された上
    部上に形成し、上記ドレイン金属化ラインは上記第１の
    方向に延在して上記記憶装置のビットラインを形成する
    方法により製造されたことを特徴とする不揮発溝型記憶
    装置。
  9. 【請求項９】 上記酸化物層が上記本体領域の表面上
    に、上記表面を酸化することにより形成されたことを特
    徴とする請求項８記載の不揮発性溝型記憶装置。
  10. 【請求項１０】 上記酸化物層が上記本体領域の表面上
    に、上記表面上に低温酸化物を堆積させることにより形
    成されたことを特徴とする請求項８記載の不揮発性溝型
    記憶装置。
  11. 【請求項１１】 上記第３の酸化物層が低温酸化物の堆
    積により形成したことを特徴とする請求項８記載の不揮
    発性溝型記憶装置。
  12. 【請求項１２】 上記溝が方形の溝であることを特徴と
    する請求項８記載の不揮発性溝型記憶装置。
  13. 【請求項１３】 上記溝が正方形の溝であることを特徴
    とする請求項８記載の不揮発性溝型記憶装置。
  14. 【請求項１４】 上記ゲート間誘電体が酸化物−窒化物
    −酸化物層から形成されたことを特徴とする請求項８記
    載の不揮発性溝型記憶装置。
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