DE69320522T2 - Verfahren zur Herstellung einer nichtflüchtigen grabenförmigen Speicheranordnung - Google Patents
Verfahren zur Herstellung einer nichtflüchtigen grabenförmigen SpeicheranordnungInfo
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- DE69320522T2 DE69320522T2 DE69320522T DE69320522T DE69320522T2 DE 69320522 T2 DE69320522 T2 DE 69320522T2 DE 69320522 T DE69320522 T DE 69320522T DE 69320522 T DE69320522 T DE 69320522T DE 69320522 T2 DE69320522 T2 DE 69320522T2
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 230000015654 memory Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 26
- 210000000746 body region Anatomy 0.000 claims description 13
- 238000001465 metallisation Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 5
- 238000005549 size reduction Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000001570 sorbitan monopalmitate Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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-
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
- Die Erfindung bezieht sich auf Verfahren zur Herstellung nichtflüchtiger, grabenförmiger Speicher und, im besonderen, auf Speicheranordnungen, wie zum Beispiel elektrisch löschbare, programmierbare Nur-Lese-Speicheranordnungen (EE- PROMs).
- EEPROM-Anordnungen im allgemeinen sowie auch Verfahren zur Herstellung solcher Anordnungen sind bereits bekannt. Einige typische, bekannte Speicheranordnungen und Verfahren werden in Patents Abstracts of Japan: Bd. 13, Nr. 548 (E-856) (3896) JP-A1-227.477; Bd. 13, Nr. 198 (E-756) (3546), JP-A1-20.668; Bd. 12, Nr. 153 (E-607) (3000), JP-A 62-269363; Bd. 11, Nr. 108 (E-495) (2555), JP- A 61-256673; Bd. 15, Nr. 108 (E-1045) (4636), JP-A 3-1574, beschrieben und dargestellt. Zusätzliche, den Stand der Technik betreffende Speicherzellenkonfigurationen und -technik sind in "A 0,5u BiCMOS Technology for Logic and 4Mbit-class SRAM's", R. Eklund, et al. IEDM89-425 und "A 3,6s2 Memory Cell Structure for 16MB EPROMS", Y. S. Hisamune, et al. IEDM89-583 vorgesehen. Schließlich ist eine EEPROM-Anordnung mit einer grabenförmigen Struktur, welche dieser der vorliegenden Erfindung gleicht, in EP-A-0 485 018 beschrieben, welche gemäß Paragraph 54(3) EPÜ in den Stand der Technik aufgenommen wurde. Wie in der zuletzt erwähnten Entgegenhaltung erörtert, ist es eines der laufenden Ziele der Speichertechnik, Elementstrukturen und Herstellungstechniken vorzusehen, welche in einfachen, kompakten und leicht herzustellenden Anordnungen resultieren.
- In der Vergangenheit schränkten Justierungstoleranzen und Drainkontaktmetallisierung unter Anwendung konventioneller, lithographischer Techniken sowohl den Vereinfachungsgrad als auch den Größenreduzierungsgrad ein, welcher hätte erreicht werden können. So ist zum Beispiel Patent Abstracts of Japanese Kokai Nr. 1- 20668 auf eine verbesserte Dichte- und Größenreduzierung bei PROM-Anordnungen gerichtet. Nichtsdestoweniger wird in dieser Entgegenhaltung eine komplexe Struktur verwendet, bei welcher die Wortleitung den Graben klar überdeckt und bei welcher die Drainkontaktmetallisierung von umgebenden Teilen der Anordnung durch separate Isolationszonen lateral isoliert sein muß. Beide Merkmale erhöhen die Größe und Komplexität der sich ergebenden Anordnung.
- In US-A 5 071 782 wird ein nichtflüchtiger Speicher mit, an den Seitenwänden der Gräben vorgesehenen, vertikalen Zellen beschrieben. Da das zur Herstellung dieser Anordnung angewandte Verfahren nicht selbstjustierend ist, ist der Zellenbereich sehr groß.
- Die kleinste, bekannte EEPROM-Zelle weist unter Anwendung bekannter Techniken einen Zellenbereich von 3,6 Mikrometer² auf. Obgleich sich die grabenförmige Speicherzellenkonfiguration für eine weitere Größenreduzierung eignet, da der Kanal in vertikaler Richtung zur Vermeidung von Betriebsproblemen gedehnt werden kann, ohne dabei die Bauelementfläche zu erhöhen, wurden die potentiellen Vorteile dieser Bauelementkonfiguration infolge konventioneller, lithographischer Justierungstoleranzen sowie platzaufwendiger Drainkontakt-Metallisierungskonfigurationen bis jetzt nicht komplett realisiert.
- Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen Speicheranordnung, wie zum Beispiel einer EEPROM-Anordnung, vorzusehen, bei welchem die zuvor erwähnten Einschränkungen zum Erreichen des gesamten Größenreduzierungspotentiales der Grabenkonfiguration eliminiert sind.
- Es ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen Speicheranordnung mit einer extrem einfachen und kompakten Konfiguration vorzusehen.
- Darüber hinaus ist es Aufgabe der vorliegenden Erfindung, ein einfaches, effizientes und kostengünstiges Verfahren zur Herstellung hochkompakter, nichtflüchtiger, grabenförmiger Speicheranordnungen, wie zum Beispiel EEPROMs, vorzusehen.
- Gemäß der vorliegenden Erfindung werden diese Aufgaben durch ein Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen Speicheranordung gelöst, welches in einer extrem kompakten, effizienten, kostengünstigen und leicht herzustellenden Speicheranordnung resultiert.
- Wie oben erwähnt, wurden frühere Versuche zur Erreichung einer Vereinfachung und einer Größenreduzierung durch Wortleitungsüberlappungen in lateraler Richtung und durch den Bedarf an lateralen Isolationszonen zur Isolation der Drainkontaktmetallisierung eingeschränkt. Um diese Nachteile zu beheben und eine wesentliche, weitere Reduzierung der Speicherzellengröße und -komplexität zu erreichen, ist ein Verfahren zur Herstellung von Wortleitungen erforderlich, welche, zusammen mit ihrer lateralen Isolation, keine größere Breite als die Grabenbreite aufweisen und bei welchen die Drainkontaktmetallisierung ohne die Anordnung zusätzlicher, separater Isolationszonen in lateraler Richtung von den Wortleitungen isoliert werden kann.
- Zur Erreichung dieser Ziele wird unter Anwendung eines bestimmten, selbstjustierenden Verfahrens, welches eine extrem kompakte und einfache Bauelementkonfiguration ermöglicht, eine nichtflüchtige, grabenförmige Speicheranordnung gemäß der vorliegenden Erfindung hergestellt.
- Verfahren gemäß der Erfindung zur Herstellung einer nichtflüchtigen, grabenförmigen Speicheranordnung, wonach ein Substrat eines ersten Leitfähigkeitstyps vorgesehen wird, welches eine gemeinsame Sourcezone der Anordnung bildet;
- eine epitaktische Schicht des ersten Leitfähigkeitstyps auf dem Substrat ausgebildet wird;
- eine Körperzone eines, mit diesem des ersten ungleichnamigen, zweiten Leitfähigkeitstyps auf der epitaktischen Schicht vorgesehen wird;
- mehrere, voneinander beabstandete, erste Mesas auf einer Oberfläche der Körperzone ausgebildet werden, welche sich in einer ersten Richtung parallel zueinander erstrecken;
- eine Oxidschicht auf der Oberfläche der Körperzone mit den ersten Mesas aufgebracht wird;
- die Oberfläche planarisiert wird, um eine im wesentlichen ebene Oberfläche mit Oxidstreifen vorzusehen, welche sich parallel zueinander und zwischen den ersten Mesas in der ersten Richtung erstrecken;
- mehrere, voneinander beabstandete, zweite Mesas auf der ebenen Oberfläche ausgebildet werden, welche sich parallel zueinander in einer, im wesentli chen orthogonal zu der ersten Richtung verlaufenden, zweiten Richtung erstrecken, wobei die zweiten Mesas jeweils aus einer ersten, an die Oberfläche angrenzenden Schicht aus Oxid, einer zweiten Schicht aus Nitrid und einer dritten Schicht aus Oxid vorgesehen werden;
- mehrere Gräben in voneinander beabstandeten Abschnitten der Körperzone zwischen den ersten und den zweiten Mesas ausgebildet werden, wobei sich die Gräben zumindest durch die Körperzone zu der epitaktischen Schicht erstrecken;
- mehrere Speicherzellen in den Gräben ausgebildet werden, wobei jede Speicherzelle durch konsekutive Ausbildung eines dünnen Gatedielektrikums auf den Seitenwänden und dem Boden der Gräben, einer Floating-Gate-Elektrode aus Polysilicium auf dem Gatedielektrikum vorgesehen und mit einer Zwischengate-Isolierschicht abgedeckt, der verbleibende, freie Abschnitt sodann mit einer Steuergateelektrode aus Polysilicium ausgefüllt wird, die Gateelektroden aus Polysilicium in Höhe der Oberfläche der zweiten Mesas planarisiert werden und sich das Polysilicium, zumindest der Steuergateelektroden, ebenfalls zwischen Speicherzellen in der zweiten Richtung erstreckt;
- die dritte Schicht der zweiten Mesas so abgetragen wird, daß die oberen Polysiliciumabschnitte, zumindest der Steuergateelektroden, mehrere, voneinander beabstandete, dritte Mesas bilden, welche sich parallel zueinander in der zweiten Richtung erstrecken;
- die oberen Bereiche und Seiten der oberen Abschnitte aus Polysilicium einer Oxidation unterworfen werden, um eine Isolationsschicht über den dritten Mesas und um diese herum vorzusehen, wobei die dritten Mesas isolierte Polysilicium- Wortleitungen der Speicheranordnung bilden;
- Drainzonen des ersten Leitfähigkeitstyps in oberflächenangrenzenden Abschnitten der Körperzone zwischen den Oxidstreifen und den Speicherzellen ausgebildet werden;
- die erste und zweite Schicht der zweiten Mesas über den Drainzonen zumindest teilweise abgetragen werden; sowie
- Drainmetallisierungsleitungen auf den Drainzonen und den oxidierten, oberen Abschnitte aus Polysilicium ausgebildet werden, wobei sich die Drainmetallisierungsleitungen zur Ausbildung von Bitleitungen der Speicheranordnung in der ersten Richtung erstrecken.
- Die vorteilhaften Merkmale der vorliegenden Erfindung werden durch ein Verfahren erreicht, in welchem Polysilicium-Mesas in die Steuergates integriert werden, wobei sich die Mesas über der Oberfläche der Körperzone erstrecken und zwischen Gräben verlaufen, in welchen die Speicheranordnungen so vorgesehen sind, daß sie die Wortleitungen der Speicheranordnung bilden. Danach werden der obere Bereich und die Seiten einer Oxidation unterworfen, um eine Verkappungsisolationsschicht vorzusehen, welche die Wortleitungen isoliert, ohne dabei einen zusätzlichen Raum in lateraler Richtung zu beanspruchen. Es können sodann senkrecht zu den Wortleitungen Bitleitungen gebildet werden, welche Drainzonen der Anordnung kontaktieren und sich unmittelbar über den oxidbedeckten Wortleitungen erstrecken können, ohne daß zusätzliche Bitleitungsisolationszonen in lateraler Richtung erforderlich sind. Infolge umfangreicher Anwendung von selbstjustierenden Verfahrenstechniken können extrem enge Toleranzen ohne Rücksichtnahme auf lithographische Toleranzen aufrechterhalten werden, und das Endergebnis ist eine extrem kompakte, einfache und leicht herzustellende Anordnung.
- Die Fig. 1-9 zeigen eine erfindungsgemäße, nichtflüchtige, grabenförmige Speicheranordnung in sukzessiven Herstellungsstufen.
- Es wird darauf hingewiesen, daß die Figuren nicht maßstabsgetreu dargestellt sind, und daß verschiedene Dimensionen und Proportionen zum Zwecke einer deutlicheren Wiedergabe übertrieben dargestellt sein können.
- Die Fig. 1-3 der Zeichnung zeigen drei frühe Stadien der Herstellung einer nichtflüchtigen, grabenförmigen Speicheranordnung gemäß der Erfindung. Bezugnehmend auf Fig. 1 kann es sich bei dem Ausgangsmaterial typischerweise um ein n+ + Substrat 10 mit einem Dotierungsniveau von etwa 10²¹ Atomen/cm³ handeln. Bei der fertigen Anordnung bildet das Substrat schließlich eine gemeinsame Quelle des Speichers mit geringem Widerstand. Auf dem Substrat wird eine n-leitende, epitaktische Schicht 12 in einer Stärke von etwa 3,0 Mikrometer und einer Dotierungskonzentration von etwa 10¹&sup6; Atomen/cm³ gebildet, und auf der epitaktischen Schicht 12 wird durch Dotierung in dieselbe eine p-leitende Körperzone 14 in einer Stärke von 1,7 Mikrometer und einer Oberflächenkonzentration von etwa 10¹&sup7; Atomen/cm³ vor gesehen. Unter Anwendung konventioneller Maskierungs- und anisotroper Ätztechniken werden voneinander beabstandete Mesas 16 gebildet, welche sich parallel zueinander in einer Richtung senkrecht zu der in Fig. 1 dargestellten Ansicht erstrecken. Die Stärke dieser Mesas beträgt etwa 0,5 Mikrometer, so daß die Dicke der zwischen den Mesas 16 vorgesehenen Abschnitten der Körperzone 14 etwa 1, 2 Mikrometer beträgt.
- Sodann wird über den Mesas 16 und den verbleibenden Abschnitten der Oberseite der Körperzone 14 eine Oxidschicht 18 aufgebracht, welche eine Stärke von etwa 0,5 Mikrometer aufweist und typischerweise durch ein abgeschiedenes Niedertemperaturoxid dargestellt sein kann.
- Anschließend wird die oxidierte Oberfläche der Körperzone 14 unter Anwendung einer Photolackplanarisierungstechnik bis zur Höhe der Mesas 16 planarisiert, um eine im wesentlichen ebene Oberfläche 20 mit wechselweise angeordneten Oxidstreifen (18a, 18b, 18c) und Mesas (16) zu erhalten, welche sich parallel zueinander in einer Richtung senkrecht zu der in Fig. 3 dargestellten Ansicht erstrecken.
- Unter Bezugnahme auf Fig. 4, welche einen Querriß entlang der Schnittlinie IV-IV in Fig. 3 darstellt, wird auf der Oberfläche 20 ein dünnes Kontaktstellenoxid 22 in einer Stärke von etwa 0,03 Mikrometer ausgebildet. Auf dem Kontaktstellenoxid 22 wird eine Siliciumnitridschicht 24 in einer Stärke von etwa 0,1 Mikrometer und auf der Nitridschicht 24 eine dicke LTO-(Niedertemperatur)-Schicht 26 in einer Stärke von etwa 1 Mikrometer aufgebracht. In einem zweiten Maskierungs- und Ätzverfahren wird diese Dreifachschicht 22, 24, 26 anschließend auf der Oberfläche 20 in mehrere, voneinander beabstandete, zweite Mesas 28 ausgebildet, welche sich parallel zueinander in einer Richtung senkrecht zu dieser der Oxidstreifen 18a, 18b und 18c erstrecken.
- An dieser Stelle des Herstellungsverfahrens weist die Anordnung, von oben betrachtet, eine Reihe erste Mesas 16 auf, welche sich, wie in Fig. 3 dargestellt, als Streifen in eine erste Richtung zwischen Oxidstreifen 18a, 18b und 18c erstrecken, wobei, wie in Fig. 4 dargestellt, eine Reihe voneinander beabstandete, zweite Mesas 28 parallel zueinander in einer Richtung senkrecht zu dieser der ersten Mesas verläuft. Diese Struktur bildet, bei Betrachtung von oben, eine Gitterkonfiguration, wobei quadratische oder rechteckige Abschnitte der ersten Mesas 16 auf einem ersten Seitenpaar durch Oxidstreifen 18a, 18b, 18c und auf einem zweiten Seitenpaar durch die zweiten Mesas 28 definiert sind. Die freigelegten, rechteckigen oder quadratischen Abschnitte der ersten Mesas 16 werden sodann unter Verwendung des Oxidgitters als Maske geätzt, bis Gräben 30, welche sich nach unten durch die Körperzone 14 und in die epitaktische Schicht 12 erstrecken, ausgebildet sind. Von oben betrachtet, weisen diese Gräben, wie durch das Oxidgitter definiert, eine quadratische oder rechteckige Form auf.
- In den Gräben 30 werden durch konsekutive Ausbildung eines dünnen Gatedielektrikums 34, typischerweise einer Oxidschicht in einer Stärke von etwa 0,01- 0,02 Mikrometer, auf den Seitenwänden und dem Boden der Gräben 30 einzelne Speicherzellen 32 gebildet. Danach wird eine Floating-Gate-Elektrode 36 aus Polysilicium, typischerweise in einer Stärke von 0,1 Mikrometer, auf dem Gateoxid 34 gebildet und mit einem Zwischengate-Dielektrikum 38 bedeckt, welches typischerweise durch eine ONO-(Oxid, Nitrid, Oxid)-Schicht in einer Stärke von etwa 0,03 Mikrometer dargestellt sein kann. Der verbleibende freie Teil des Grabens wird sodann mit einer Steuergateelektrode 40 gefüllt, wobei die Gateelektroden aus Polysilicium in Höhe der Oberseite der zweiten Mesas 28 planarisiert werden, um, wie in Fig. 5 dargestellt, in diesem Stadium des Verfahrens eine ebene Oberseite vorzusehen. Es wird darauf hingewiesen, daß sich das Polysilicium, welches die Gateelektroden bildet, wie in Fig. 5 dargestellt, nicht nur in die Gräben 30 erstreckt, sondern, wie durch die sich zwischen den Steuergateelektroden 40 erstreckenden Polysiliciumabschnitte 40a in Fig. 7 dargestellt, auch zwischen Speicherzellen 32 in einer Richtung senkrecht zu der Ansicht von Fig. 5 verläuft.
- Die obere Oxidschicht 26 der zweiten Mesas 28 wird sodann durch selektive Ätzung bis zu der Nitridschicht 24 erhöht, wobei die oberen Polysiliciumabschnitte der Gateelektroden oberhalb der Höhe der Nitridschicht 24 somit frei bleiben. Die freiliegenden Abschnitte der Polysilicium-Gateelektroden oberhalb der Höhe der Nitridschicht 24 werden, unter Verwendung der Nitridschicht 24 als Oxidationsmaske, sodann thermisch oxidiert, um auf der Oberseite und den Seiten der freiliegenden Polysiliciumabschnitte isolierende Oxidkappen 42 zu bilden. Die Seitenwandoxidation ist durch die ONO-Schicht zwischen dem Floating-Gate-Polysilicium und dem Steuergate- Polysilicium selbstbegrenzt. Dieses stellt sicher, daß ausreichend Steuergate-Polysilicium verbleibt, um eine Leitung der Wortleitungssignale zu ermöglichen. Die sich in diesem Stadium des Herstellungsverfahrens ergebende Struktur ist in Fig. 6 dargestellt.
- Fig. 7 zeigt einen Querriß der Anordnung entlang der Schnittlinie VII-VII in Fig. 6. Aus Fig. 7 ist eindeutig ersichtlich, daß das Polysilicium der Steuergateelek troden 40 ebenfalls Abschnitte 40a aufweist, welche sich in lateraler Richtung zwischen Speicherzellen 32 erstrecken, um Wortleitungen der Speicheranordnung zu bilden. Es geht ebenfalls hervor, daß die Wortleitungen von oben durch die isolierende Oxidkappe 42 und von unten durch die Oxidstreifen 18a, 18b und 18c isoliert sind.
- Zurückkommend auf die in Fig. 6 dargestellte Ansicht, erfolgt die weitere Bearbeitung der Anordnung, wie in Fig. 8 dargestellt, durch Ausbildung von Drainzonen 44 des n+ Leitfähigkeitstyps in oberflächenangrenzenden Teilen der Körperzone 14 zwischen den Speicherzellen 32. Diese Drainzonen können typischerweise eine Stärke von 0,4 Mikrometer und ein Dotierungsniveau von etwa 10²&sup0; Atomen/cm³ aufweisen. Die Drainzonen können durch eine Anzahl unterschiedliche, konventionelle Techniken, wie zum Beispiel Ionenimplantation durch die Schichten 22 und 24 (s. Fig. 6) oder durch Abtragen der Nitridschicht 24 und anschließendes Implantieren durch die Oxidschicht 22 gebildet werden. Nach Ausbildung der Drainzonen wird ein Teil der verbleibenden Abschnitte der Schichten 22 und 24 oder diese komplett (wie dargestellt) durch selbstpositionierende Kontaktherstellung, bei welcher das Nitrid 24 durch naßchemische Ätzung selektiv entfernt, die dünne Oxidschicht 22 dabei belassen wird, abgetragen. Da die Stärke der Oxidschicht 22 wesentlich geringer als diese der Polysiliciumoxidkappe ist, kann die Oxidschicht 22, ohne dabei das Polysilicium freizulegen, auf einfache Weise entfernt werden, um für jeden Drain einen selbstpositionierenden Kontakt vorzusehen. Wie in Fig. 8 dargestellt, wird zumindest ein Teil der Drainzonen 44 freigelegt.
- Schließlich werden, wie in Fig. 9 dargestellt, in einem dritten Maskierungsverfahren, unter Anwendung konventioneller Maskierungs- und Ätztechniken, Drainmetallisierungsleitungen 46 auf den Drainzonen 44 und den isolierenden Oxidkappen 42 gebildet. Diese Drainmetallisierungsleitungen erstrecken sich in einer Richtung senkrecht zu den Polysiliciumwortleitungen und bilden somit die Bitleitungen der Speicheranordnung.
- Aufgrund der umfangreichen Anwendung von Selbstjustierungstechniken wird durch das zuvor beschriebene Verfahren eine extrem kompakte, einfache und leicht herzustellende Anordnung vorgesehen. Während typischerweise etwa 15 Masken erforderlich sind, um eine Anordnung dieser Art unter Anwendung bekannter Techniken herzustellen, ermöglicht das Verfahren der vorliegenden Erfindung die Herstellung einer kompakteren Anordnung, für welche, wie beschrieben, lediglich 3 Masken plus eine zusätzliche Kontaktmaske erforderlich sind, was somit in einer wesentlichen Vereinfachung bei gleichzeitigem Erreichen hervorragender Ergebnisse resultiert.
Claims (7)
1. Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen
Speicheranordnung, wonach
ein Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps vorgesehen wird,
welches eine gemeinsame Sourcezone der Anordnung bildet;
eine epitaktische Schicht (12) des ersten Leitfähigkeitstyps auf dem
Substrat ausgebildet wird;
eine Körperzone (14) eines, mit diesem des ersten ungleichnamigen,
zweiten Leitfähigkeitstyps auf der epitaktischen Schicht vorgesehen wird;
mehrere, voneinander beabstandete, erste Mesas (16) auf einer Oberfläche
der Körperzone ausgebildet werden, welche sich in einer ersten Richtung parallel
zueinander erstrecken;
eine Oxidschicht (18) auf der Oberfläche der Körperzone mit den ersten
Mesas aufgebracht wird;
die Oberfläche planarisiert wird, um eine im wesentlichen ebene
Oberfläche mit Oxidstreifen (18a, 18b, 18c) vorzusehen, welche sich parallel zueinander und
zwischen den ersten Mesas in der ersten Richtung erstrecken;
mehrere, voneinander beabstandete, zweite Mesas (28) auf der ebenen
Oberfläche ausgebildet werden, welche sich parallel zueinander in einer, im
wesentlichen orthogonal zu der ersten Richtung verlaufenden, zweiten Richtung erstrecken,
wobei die zweiten Mesas jeweils aus einer ersten, an die Oberfläche angrenzenden
Schicht (22) aus Oxid, einer zweiten Schicht (24) aus Nitrid und einer dritten Schicht
(26) aus Oxid vorgesehen werden;
mehrere Gräben (30) in voneinander beabstandeten Abschnitten der
Körperzone zwischen den ersten und den zweiten Mesas ausgebildet werden, wobei sich
die Gräben zumindest durch die Körperzone zu der epitaktischen Schicht erstrecken;
mehrere Speicherzellen (32) in den Gräben ausgebildet werden, wobei
jede Speicherzelle durch konsekutive Ausbildung eines dünnen Gatedielektrikums (34)
auf den Seitenwänden und dem Boden der Gräben, einer Floating-Gate-Elektrode (36)
aus Polysilicium auf dem Gatedielektrikum vorgesehen und mit einer Zwischengate-
Isolierschicht (38) abgedeckt, der verbleibende, freie Abschnitt sodann mit einer
Steuergateelektrode (40) aus Polysilicium ausgefüllt wird, die Gateelektroden aus
Polysilicium in Höhe der Oberfläche der zweiten Mesas planarisiert werden und sich
das Polysilicium, zumindest der Steuergateelektroden, ebenfalls zwischen Speicherzellen
in der zweiten Richtung erstreckt;
die dritte Schicht (26) der zweiten Mesas so abgetragen wird, daß die
oberen Polysiliciumabschnitte, zumindest der Steuergateelektroden, mehrere,
voneinander beabstandete, dritte Mesas bilden, welche sich parallel zueinander in der zweiten
Richtung erstrecken;
die oberen Bereiche und Seiten der oberen Abschnitte aus Polysilicium
einer Oxidation unterworfen werden, um eine Isolationsschicht (42) über den dritten
Mesas und um diese herum vorzusehen, wobei die dritten Mesas isolierte Polysilicium-
Wortleitungen der Speicheranordnung bilden;
Drainzonen (44) des ersten Leitfähigkeitstyps in oberflächenangrenzenden
Abschnitten der Körperzone zwischen den Oxidstreifen und den Speicherzellen
ausgebildet werden;
die erste und zweite Schicht (22, 24) der zweiten Mesas über den
Drainzonen zumindest teilweise abgetragen werden; sowie
Drainmetallisierungsleitungen (46) auf den Drainzonen und den oxidierten,
oberen Abschnitte aus Polysilicium ausgebildet werden, wobei sich die
Drainmetallisierungsleitungen zur Ausbildung von Bitleitungen der Speicheranordnung in der ersten
Richtung erstrecken.
2. Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen
Speicheranordnung nach Anspruch 1, wobei die Oxidschicht auf der Oberfläche der Körperzone
durch Oxidation der Oberfläche gebildet wird.
3. Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen
Speicheranordnung nach Anspruch 1, wobei die Oxidschicht auf der Oberfläche der Körperzone
durch Aufbringen eines Niedertemperaturoxids auf der Oberfläche gebildet wird.
4. Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen
Speicheranordnung nach Anspruch 1, wobei die dritte Oxidschicht durch Aufbringen eines
Niedertemperaturoxids gebildet wird.
5. Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen
Speicheranordnung nach Anspruch 1, wobei die Gräben durch rechteckige Gräben dargestellt
sind.
6. Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen
Speicheranordnung nach Anspruch 1, wobei die Gräben durch quadratische Gräben dargestellt
sind.
7. Verfahren zur Herstellung einer nichtflüchtigen, grabenförmigen
Speicheranordnung nach Anspruch 1, wobei das Zwischengate-Dielektrikum aus einer Oxid-
Nitrid-Oxid-Schicht gebildet wird.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/867,595 US5229312A (en) | 1992-04-13 | 1992-04-13 | Nonvolatile trench memory device and self-aligned method for making such a device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69320522D1 DE69320522D1 (de) | 1998-10-01 |
| DE69320522T2 true DE69320522T2 (de) | 1999-03-25 |
Family
ID=25350101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69320522T Expired - Fee Related DE69320522T2 (de) | 1992-04-13 | 1993-04-06 | Verfahren zur Herstellung einer nichtflüchtigen grabenförmigen Speicheranordnung |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5229312A (de) |
| EP (1) | EP0566187B1 (de) |
| JP (1) | JP2545193B2 (de) |
| KR (1) | KR100281375B1 (de) |
| DE (1) | DE69320522T2 (de) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994029109A1 (fr) * | 1993-06-16 | 1994-12-22 | Nissha Printing Co., Ltd. | Rouleau d'impression et planche d'impression elastique pour rouleau d'impression |
| US20070004134A1 (en) * | 1996-05-29 | 2007-01-04 | Vora Madhukar B | Vertically integrated flash EPROM for greater density and lower cost |
| JPH1117034A (ja) * | 1997-06-24 | 1999-01-22 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US6013551A (en) * | 1997-09-26 | 2000-01-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby |
| US5854114A (en) * | 1997-10-09 | 1998-12-29 | Advanced Micro Devices, Inc. | Data retention of EEPROM cell with shallow trench isolation using thicker liner oxide |
| US6127226A (en) * | 1997-12-22 | 2000-10-03 | Taiwan Semiconductor Manufacturing Company | Method for forming vertical channel flash memory cell using P/N junction isolation |
| US6204123B1 (en) * | 1998-10-30 | 2001-03-20 | Sony Corporation | Vertical floating gate transistor with epitaxial channel |
| US6870220B2 (en) * | 2002-08-23 | 2005-03-22 | Fairchild Semiconductor Corporation | Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses |
| US6417048B1 (en) * | 2001-11-19 | 2002-07-09 | Vanguard International Semiconductor Corporation | Method for fabricating flash memory with recessed floating gates |
| DE10162261B4 (de) * | 2001-12-18 | 2005-09-15 | Infineon Technologies Ag | Speicherzelle mit Grabentransistor |
| US6661053B2 (en) | 2001-12-18 | 2003-12-09 | Infineon Technologies Ag | Memory cell with trench transistor |
| DE10229065A1 (de) * | 2002-06-28 | 2004-01-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines NROM-Speicherzellenfeldes |
| DE10321742A1 (de) * | 2003-05-14 | 2004-12-09 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Isoliergraben und Feldeffekttransistor sowie Herstellungsverfahren |
| JP2008171872A (ja) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009004510A (ja) * | 2007-06-20 | 2009-01-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8081515B2 (en) * | 2008-04-04 | 2011-12-20 | Trom | Trench monos memory cell and array |
| US7915124B2 (en) * | 2008-07-09 | 2011-03-29 | Sandisk Corporation | Method of forming dielectric layer above floating gate for reducing leakage current |
| US7919809B2 (en) * | 2008-07-09 | 2011-04-05 | Sandisk Corporation | Dielectric layer above floating gate for reducing leakage current |
| US8207036B2 (en) * | 2008-09-30 | 2012-06-26 | Sandisk Technologies Inc. | Method for forming self-aligned dielectric cap above floating gate |
| JP5364128B2 (ja) * | 2011-05-30 | 2013-12-11 | 日油技研工業株式会社 | 滅菌インジケータの退色及び転写の抑制材、及びそれを用いた滅菌バッグ |
| TWI470790B (zh) * | 2012-07-13 | 2015-01-21 | Ubiq Semiconductor Corp | 溝渠式閘極金氧半場效電晶體 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774556A (en) * | 1985-07-25 | 1988-09-27 | Nippondenso Co., Ltd. | Non-volatile semiconductor memory device |
| JPH07120717B2 (ja) * | 1986-05-19 | 1995-12-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPS63168053A (ja) * | 1986-12-27 | 1988-07-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH0640588B2 (ja) * | 1987-03-13 | 1994-05-25 | 株式会社東芝 | 半導体記憶装置 |
| DE68926793T2 (de) * | 1988-03-15 | 1997-01-09 | Toshiba Kawasaki Kk | Dynamischer RAM |
| JPH01245539A (ja) * | 1988-03-28 | 1989-09-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH07105477B2 (ja) * | 1988-05-28 | 1995-11-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH0748553B2 (ja) * | 1989-03-14 | 1995-05-24 | シャープ株式会社 | 半導体装置 |
| US5126807A (en) * | 1990-06-13 | 1992-06-30 | Kabushiki Kaisha Toshiba | Vertical MOS transistor and its production method |
| US5071782A (en) * | 1990-06-28 | 1991-12-10 | Texas Instruments Incorporated | Vertical memory cell array and method of fabrication |
| US5146426A (en) * | 1990-11-08 | 1992-09-08 | North American Philips Corp. | Electrically erasable and programmable read only memory with trench structure |
-
1992
- 1992-04-13 US US07/867,595 patent/US5229312A/en not_active Expired - Fee Related
-
1993
- 1993-04-06 DE DE69320522T patent/DE69320522T2/de not_active Expired - Fee Related
- 1993-04-06 EP EP93201004A patent/EP0566187B1/de not_active Expired - Lifetime
- 1993-04-09 KR KR1019930005929A patent/KR100281375B1/ko not_active IP Right Cessation
- 1993-04-13 JP JP5086271A patent/JP2545193B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0566187A2 (de) | 1993-10-20 |
| KR930022566A (ko) | 1993-11-24 |
| EP0566187A3 (de) | 1994-08-31 |
| DE69320522D1 (de) | 1998-10-01 |
| JPH0629546A (ja) | 1994-02-04 |
| JP2545193B2 (ja) | 1996-10-16 |
| EP0566187B1 (de) | 1998-08-26 |
| KR100281375B1 (ko) | 2001-02-01 |
| US5229312A (en) | 1993-07-20 |
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