DE68922819T2

DE68922819T2 - Ultradichte DRAM-Zelle-Matrix und ihr Herstellungsverfahren.

Info

Publication number: DE68922819T2
Application number: DE68922819T
Authority: DE
Inventors: Daeje Chin; Sang H Dhong
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-10-31
Filing date: 1989-08-02
Publication date: 1995-12-14
Anticipated expiration: 2009-08-03
Also published as: DE68922819D1; US4894697A; JPH02156665A; EP0366882A2; EP0366882A3; EP0366882B1

Description

Diese Erfindung bezieht sich allgemein auf Anordnungen dynamischer Halbleiterspeicher mit wahlfreiem Zugriff und spezieller auf eine ultradichte Matrix von dynamischen Speichern mit wahlfreiem Zugriff. Sie bezieht sich des weiteren auf ein Verfahren zur Herstellung solcher Anordnungen unter Benutzung einer Mehrzahl von Ätz- und Wiederauffüllschritten, die einen differentiellen Ätzschritt einschließen, welcher einen entscheidenden Schritt bei der Bildung isolierender Kanäle darstellt, die ihrerseits dazu eingerichtet sind, ein Paar von Feldeffekttransistorgates der benachbarten Transferbauelemente von Einzelbauelementspeicherzellen aufzunehmen. Der differentielle Ätzschritt erzeugt mit Abstand voneinander angeordnete Bauelementbereiche sowie einen Isolationsbereich reduzierter Höhe zwischen den Gräben, welche die Speicherzellen mit Abstand voneinander anordnen. Nach Isolierung jedes Bauelementbereiches mit einer Isolation werden die den Abstand herstellenden Gräben und der Isolationsbereich reduzierter Höhe mit leitfähigem Material wiederbefüllt. Ein nachfolgender Ätzschritt, der das polykristalline Silicium unter das Niveau des Isolationsbereiches reduzierter Höhe bringt, stellt die Stufe für die Bildung von Gatekanälen zwischen Spalten von Speicherzellen ein. Ein Oxidbildungsschritt erzeugt dann ein Oxid auf dem geätzten polykristallinen Silicium und bringt es so auf dasselbe Niveau wie die Höhe des Isolationsbereiches reduzierter Höhe, so daß ein kontinuierlicher Kanal aus Isolationsmaterial gebildet wird, der im wesentlichen dasselbe Niveau über die Matrix hinweg aufweist. Nach Erzeugung eines Gatepaares in jedem der solchermaßen gebildeten Kanäle werden die Gates innerhalb jedes Kanals elektrisch voneinander isoliert, und ein Bauelementbereich in jeder der Speicherzellen wird implantiert, um ein Feldeffekttransistor-Transferbauelement zu vervollständigen, wonach eine Bitleitungsmetallisierung gebildet wird, um Zeilen von Speicherzellen miteinander zu verbinden. Die untersten Teile der Bauelementbereiche fungieren als ausgedehnte Drains, die eine Elektrode eines Ladungsspeicherkondensators bilden.
Die resultierende Struktur beinhaltet eine Mehrzahl von Zeilen vertikal angeordneter Feldeffekttransistoren, wobei das Substrat effektiv als eine Gegenelektrode fungiert, welche die isolierten Draingebiete von jeder der Einzelbauelement-Speicherzellen umgibt. Ein Gatepaar ist in isolierenden Kanälen angeordnet, die senkrecht zu den Zeilen der Speicherzellen verlaufen. Jedes Gate in einem Kanal ist isoliert mit Abstand zu einem Speicherzellenkanalbereich angeordnet, der als Reaktion auf Signale auf dem Gate eine Spalte von Kanalbereichen leitend schaltet, um so den Eintritt von Ladung in ein ausgewähltes Speichergebiet zu erlauben, wenn eine mit einer bestimmten Zelle verknüpfte Bitleitung aktiviert wird. Die resultierende Matrix weist Zeilen von Speicherzellenpaaren auf, in denen jede Zelle eines Paares von der anderen durch einen Teil des als Gegenelektrode wirkenden Substrats mit Abstand angeordnet ist und jedes der Speicherzellenpaare in ähnlicher Weise von einem benachbarten Paar durch Bereiche aus leitfähigem Material, die als eine Gegenelektrode wirken, getrennt ist. Selbstverständlich ist jede Zeile von Speicherzellen von benachbarten Zeilen durch Zeilen aus dielektrischem Material getrennt, die Bereiche reduzierter Höhe umfassen, die ebenfalls einen Teil der Kanäle darstellen, in denen Zellenwortleitungen angeordnet werden.
Die Erzeugung von Gräben unter Benutzung verschiedener Maskierungs- und Ätztechniken ist aus dem Stand der Technik bekannt. In ähnlicher Weise ist auch das Wiederbefüllen von Gräben für Isolations- und Bauelementerzeugungszwecke bekannt. Ein Beitrag mit dem Titel "Self-Aligning Multi-Depth Trenches" in IBM Technical Disclosure Bulletin, Band 28, Nr. 3, August 1985, Seite 1235 zeigt die Erzeugung orthogonal angeordneter, tiefer und flacher Gräben, die mit einem geeigneten Material wiederbefüllt werden können. In dem Beitrag werden die Gräben dazu benutzt, sowohl eine tiefe als auch eine flache Isolation zu erhalten. Die isolierten, epitaxialen Gebiete werden nachfolgend zur Bildung von Bipolarbauelementen verwendet.
US-Patent 4 520 553, angemeldet am 16. Januar 1984, zeigt ein Halbleiterbauelement mit einem tiefen Gitter, das von der Oberfläche her zugänglich ist, wobei es ein Siliciumsubstrat aufweist und U-förmige Vertiefungen besitzt. Die oberen Teile der Seitenwände der Vertiefungen sind durch eine Siliciumschicht isoliert, und die unteren Teile der Vertiefungen stellen eine Verbindung mit stark dotierten Zonen her. Polykristallines Silicium stellt einen ohmschen Kontakt zwischen ausgewählten Stellen auf der Oberseite des Transistors und der Gitterschicht zur Verfügung. Die Referenz zeigt vor allem die Erzeugung von Vertiefungen, das Füllen mit Polysilicium und einen Ausdiffusionsvorgang, um Dotierstoffgebiete am Boden der Vertiefungen zu erzeugen. Während Verbindungen zwischen Zeilen von Bauelementen vorhanden sind, gibt es keine Verbindungen zwischen Bauelementen in einer orthogonalen Richtung. Differentielles Ätzen wird bei dem Verfahren dieser Referenz nicht in Betracht gezogen.
US-Patent 4 510 016, angemeldet am 9. Dezember 1982, zeigt eine Submikrometerstruktur, die eine Mehrzahl von Fingern enthält, die durch wiederholte Oxidation und Strippen der Wände einer U-förmigen Vertiefung immer dünner gemacht werden. In dieser Referenz wird ein Teil von jedem der Bauelemente durch das Ätzen von Vertiefungen in einen Halbleiter gebildet. Die Bereiche zwischen den Vertiefungen werden offen gelassen, so daß in einem nachfolgenden Metallisierungsschritt sowohl Emitter- als auch selbstjustierte Schottkybarrierenkontakte erzeugt werden können. Die Bauelemente sind nur in einer Richtung mit Abstand voneinander angeordnet.
Eine Zusammenfassung der japanischen Patentschrift 59-19366, angemeldet am 31 Januar 1984, zeigt eine Speicherzelle mit vertikalem Feldeffekttransistor, die innerhalb eines Isolationsgebietes angeordnet ist, das seinerseits in einer Halbleitersubstrat-Gegenelektrode ausgebildet ist. In dieser Anordnung ist eine Vertiefung in dem Halbleitersubstrat ausgebildet, die mit polykristallinem Silicium wiederbefüllt ist. Nach einer Planarisierung werden Halbleiterschichten, aus denen ein Kanalgebiet und eine Source eines FET-Bauelementes zu bilden sind, auf der Oberseite des polierten polykristallinen Siliciums angeordnet. Falls die gebildeten Schichten auf dem polykristallinen Halbleiter selbst polykristalliner Natur sind, müssen diese Schichten durch eine Technik, die Laser-Rekristallisation genannt wird, einkristallin gemacht werden. Weitere Maskierungs- und Ätzschritte bilden einen Sockel aus diesen Schichten, die dann mit isolierendem Material bis zur Höhe des polykristallinen Siliciums in der Mesa umgeben werden. Ein Gate aus polykristallinem Silicium wird dann isoliert mit Abstand zu dem Kanalgebiet angeordnet. Das Gate wird dann elektrisch isoliert, und es wird eine Metallisierung an dem einkristallinen Halbleiter-Sourcegebiet angebracht, um Bitleitungen zu erzeugen, die orthogonal zu dem polykristallinen Gate angeordnet sind, das eine Wortleitung für eine Spalte gleichartiger Speicherzellen bildet. Während also ein vertikales Bauelement erzeugt wird, sind dessen Struktur und Herstellungsverfahren derart, daß Techniken wie Laser- Rekristallisation erforderlich sind, was bestenfalls zu epitaxialen Gebieten von fraglicher Qualität für das Transferbauelement jeder Speicherzelle führt. In der soeben beschriebenen Technik wird eine direkte Ätz- und Wiederbefüllungstechnik benutzt, ohne daß auf die differentielle Ätztechnik der vorliegenden Anmeldung zurückgegriffen wird.
US-A-4 737 829 offenbart eine DRAM-Zellenmatrix, bei der die Zellen in einer Matrix von Vorsprüngen gebildet sind, die in einem Si-Substrat ausgebildet sind, wobei die Zellen nicht dielektrisch von dem Si-Substrat isoliert sind. EP-A-0 198 590 offenbart ebenfalls eine DRAM-Zellenmatrix mit in Siliciuminseln gebildeten Zellen, wobei die Zellen nicht dielektrisch vom Substrat isoliert sind.
Es ist daher eine Aufgabe der vorliegenden Erfindung, gemäß Anspruch 9 eine ultradichte DRAM-Speichermatrix bereitzustellen, bei der jede Speicherzelle aus einem vertikalen, einkristallinen Bauelementbereich gefertigt ist, wobei das einkristalline Material keine spezielle Technik zu seiner Bildung außer epitaxialer Deposition und Ätzen erfordert.
Eine weitere Aufgabe besteht in der Bereitstellung eines Verfahrens zur Bildung einer ultradichten DRAM-Speichermatrix nach Anspruch 1, bei dem ein differentieller Ätzschritt verwendet wird, um zwei unterschiedliche Materialien mit verschiedenen Raten gleichzeitig so zu ätzen, daß Transistorbauelementgebiete gebildet werden und die Höhe von nachfolgend zu erzeugenden, isolierenden Kanälen vorgegeben wird.
Noch eine weitere Aufgabe besteht in der Bereitstellung einer ultradichten DRAM-Speichermatrix, bei der die Breite des aktiven Bauelementbereiches durch einen Abstandshalter festgelegt wird, der kleiner als die lithographische Grenze ist.
Noch eine weitere Aufgabe besteht in der Bereitstellung einer ultradichten Speichermatrix, bei der Wortleitungspaare in isolierenden Kanälen gebildet werden, von denen Teile aus Isolationsgebieten reduzierter Höhe und von denen andere Teile aus oxidierten Bereichen einer gemeinsamen Gegenelektrode erzeugt werden.
Diese Erfindung bezieht sich auf eine integrierte Schaltkreisspeichermatrix, die eine Mehrzahl von vertikal angeordneten Speicherzellen enthält, sowie auf deren Herstellungsverfahren. Die Speichermatrix beinhaltet eine Mehrzahl von dynamischen Speicherzellen mit wahlfreiem Zugriff (DRAM), die aus vertikal angeordneten Feldeffekttransistoren bestehen. Jeder Teil der Feldeffekttransistoren ist aus epitaxial abgeschiedenem, einkristallinem Halbleitermaterial gebildet. Jeder Transistor besitzt ein ausgedehntes Draingebiet, das isoliert mit Abstand zu einer gemeinsamen Gegenelektrode angeordnet ist, die mit dem Substrat verbunden ist. Wortleitungen sind von dem Kanalgebiet zugehöriger Transistoren mittels Gateoxiden mit Abstand angeordnet, und Paare derartiger Wortleitungen sind in Gatekanälen isoliert mit Abstand zu dem die Gegenelektrode bildenden Material angeordnet. Die Wortleitungen sind in Oxid vergraben, das orthogonal angeordnete Bitleitungen teilweise aufnimmt, welche die frei liegenden, implantierten Source-Elektroden von jedem der Feldeffekttransistoren kontaktieren.
Die oben beschriebene Struktur wird dadurch erzeugt, daß zuerst Gräben in darunterliegende Substratbereiche geätzt werden, die durch eine Oxidschicht mit Abstand voneinander angeordnet sind. Die Gräben werden mit Isolationsmaterial gefüllt. Die resultierende Struktur wird dann maskiert und differentiell geätzt, so daß eine Mehrzahl von Grabenzeilen in den Substratabschnitten und Oxidabstandshaltergebieten entstehen Gleichzeitig werden die unmaskierten Teile der zuvor gebildeten Isolation während des Ätzens der Grabenzeilen in ihrer Höhe auf ein gewünschtes Niveau reduziert. In einem nachfolgenden Schritt werden die Grabenwände mit einer Isolation bedeckt, und die Gräben sowie die Bereiche über den Isolationsgebieten mit reduzierter Höhe werden mit Halbleitermaterial wiederbefüllt. Der wiederbefüllte Halbleiter wird dann in bestimmten der wiederbefüllten Gräben auf ein gewünschtes Niveau heruntergeätzt, mit einem Oxid bedeckt, und der resultierende Graben wird konform mit leitfähigem Material bedeckt. In einem nachfolgenden Schritt wird das leitfähige Material so geätzt, daß Paare von Gateleitern zurückbleiben, die sich orthogonal zu den Feldeffekttransistorzeilen erstrecken. Nach Vergraben der Gateleiter, die als Wortleitungen für benachbarte Feldeffekttransistoren fungieren, werden Sourcegebiete erzeugt, und es wird eine Bitleitungsmetallisierung auf den freiliegenden Source-Elektroden angebracht, was die Herstellung einer ultradichten DRAM-Speichermatrix vervollständigt.
Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden, genaueren Beschreibung einer bevorzugten Ausführungsform deutlicher werden, die in den Zeichnungen veranschaulicht ist, in denen:
Fig. 1 eine perspektivische Querschnittsansicht einer integrierten Schaltkreisspeichermatrix ist, die eine Mehrzahl vertikal angeordneter Speicherzellen enthält;
Fig. 2 eine Draufsicht auf die Speichermatrix von Fig. 1 ist, die den Entwurf der Speicherzellen mit wahlfreiem Zugriff (DRAM) sowie deren zugehörige polykristalline Silicium-Gates und Bitleitungen zeigt, wobei eine sich zwischen Zeilen von Speicherzellen erstreckende Oxidisolation wiedergegeben ist;
Fig. 3 eine Querschnittsansicht der Speichermatrix von Fig. 1 während einer Zwischenstufe ihrer Herstellung zeigt;
Fig. 4 eine Querschnittsansicht der Struktur von Fig. 3 ist, nachdem sie Photolithographie-, Ätz- und Oxidationsschritten unterworfen wurde;
Fig. 5 die Struktur von Fig. 4 zeigt, nachdem sie einem weiteren reaktiven Ionenätzschritt unterworfen wur-
Fig. 6 die Struktur von Fig. 5 perspektivisch zeigt, nachdem sie Grabenwiederbefüllungsschritten, Schritten zum Ebnen und Polierschritten unterworfen wurde;
Fig. 7 eine perspektivische Querschnittsansicht eines Teils der Speichermatrix von Fig. 1 zeigt, nachdem ihre polierte Oberfläche weiteren Verarbeitungsschritten unterzogen wurde;
Fig. 8 eine perspektivische Querschnittsansicht von Fig. 7 mit geringfügig erweitertem Ausschnitt ist, nachdem die Struktur von Fig. 7 einem reaktiven Ionenätzen unterworfen wurde;
Fig. 9 eine Querschnittsansicht jenes Bereichs von Fig. 8 entlang der Linie 9-9 von Fig. 8 ist;
Fig. 10 eine Querschnittsansicht von Fig. 8 in einer späteren Zwischenstufe der Herstellung ist;
Fig. 11 die Struktur von Fig. 10 in einer noch späteren Zwischenstufe der Herstellung zeigt, nachdem die Halbleitergräben und Isolationsgebiete reduzierter Höhe mit polykristallinem Silicium wiederbefüllt wurden;
Fig. 12 eine Querschnittsansicht entlang der Linie 12-12 von Fig. 11 ist, die Isolationsoxidgebiete reduzierter Höhe zeigt, die von polykristallinem Silicium umgeben sind;
Fig. 13 eine Querschnittsansicht von Fig. 11 in einer noch späteren Zwischenstufe der Herstellung zeigt;
Fig. 14 eine Querschnittsansicht von Fig. 13 zeigt, nachdem Bauelement-Gates aus polykristallinem Silicium gebildet wurden;
Fig. 15 eine Querschnittsansicht von Fig. 14 zeigt, nachdem die Oberfläche der Speichermatrix geebnet wurde, Sourcegebiete ionenimplantiert wurden und die Bitleitungsmetallisierung abgeschieden und strukturiert wurde.
Fig. 1 ist eine perspektivische Querschnittsansicht einer integrierten Schaltkreisspeichermatrix, die eine Mehrzahl von vertikal angeordneten Speicherzellen gemäß der Lehre der vorliegenden Erfindung enthält. Eine Speichermatrix 1 beinhaltet eine Mehrzahl von dynamischen Speicherzellen mit wahlfreiem Zugriff (DRAM) 2, die aus vertikal angeordneten Feldeffekttransistoren bestehen. Jede Zelle 2 beinhaltet ein Sourcegebiet 3 vom n-Leitfähigkeitstyp, ein Kanalgebiet 4 vom p-Leitfähigkeitstyp sowie ein ausgedehntes Draingebiet 5 vom n-Leitfähigkeitstyp. In Fig. 1 ist ein Gate 6 aus polykristallinem Silicium zu erkennen, das bezüglich eines zugehörigen Kanalgebietes 4 mittels eines Gate- Oxides 7 für jede Zelle 2 isoliert mit Abstand angeordnet ist. Ebenso ist das ausgedehnte Draingebiet 5 mittels einer Oxidschicht 9 bezüglich eines Siliciumsubstrates 8 vom n&spplus;-Leitfähigkeitstyp isoliert mit Abstand angeordnet. Die Gates 6 sind, wie in Fig. 1 dargestellt, auf isolierenden Oxidbereichen 10 angeordnet, welche diese von n&spplus;-Gebieten 11 aus polykristallinem Silicium mit Abstand anordnen. Die letzteren Gebiete befinden sich in direktem Kontakt mit einem n&spplus;-Halbleitersubstrat 8 aus einkristallinem Silicium, das alle polykristallinen n&spplus;-Gebiete 11 miteinander verbindet. Ein weiteres polykristallines n&spplus;-Gebiet 12 ist, wie in Fig. 1 gezeigt, zwischen Zellen 2 angeordnet und von diesen durch zusammengesetzte Nitrid/Oxid-Isolationselemente 13 mit Abstand angeordnet. Ahnliche Elemente 13 ordnen die Zellen 2 mit Abstand von den isolierenden Oxidbereichen 10 und den n&spplus;-Gebieten 11 aus polykristallinem Silicium an. Ein polykristallines Siliciumgebiet 12 ist mit einer Oxidschicht 14 abgedeckt, und die Bereiche zwischen und über den Gates 6 aus polykristallinem Silicium sind mit einem oberseitig flachen CVD-Oxidbereich 15 gefüllt. Orthogonal zu den Gates 6 sind leitfähige Bitleitungen 16 angeordnet, die sich von einer Seite der Speichermatrix 1 zur anderen Seite erstrecken. In Fig. 1 sind die Bitleitungen 16 mit den Sourcegebieten 3 der DRAM-Zellen 2 verbunden. Die Bitleitungen 16 sind daher mit Zeilen von Speicherzellen 2 verbunden und führen eines der Potentiale zu, die zur Speicherung von Information in den ausgedehnten Draingebieten 5 der Zellen 2 erforderlich sind, die gleichzeitig als eine Elektrode eines Speicherkondensators fungieren. In der Anordnung von Fig. 1 fungieren die polykristallinen n&spplus;-Gebiete 11, 12 als die andere Elektrode des Speicherkondensators. In Fig. 1 sind die Zeilen der Speicherzellen 2 durch Oxidisolationsbereiche 17' mit Abstand voneinander angeordnet, die sich über die Speichermatrix 1 hinweg in einer Richtung parallel zu den Bitleitungen 16 und senkrecht zu den Gates 6 erstrecken. Die oberseitig flachen CVD-Oxidbereiche 15 erstrecken sich über den flachen Oberseiten der Isolationsbereiche 17' und entlang der Oxidschicht 14 und tragen die Bitleitungen 16 isoliert mit Abstand voneinander angeordnet ausgenommen dort, wo diese die Sourcegebiete 3 kontaktieren. Wie bei allen Speicherzellen der eben beschriebenen Art besitzen die Wortleitungen 6, wenn sie ausgewählt sind, ein an diese angelegtes, geeignetes Potential, das die ausgewählte Speicherzelle 2 umschaltet, um eine digitale "1" oder "0" zu speichern. Eine ausgewählte Bitleitung 16, wie oben angenommen, legt ein gewünschtes Potential an alle Sourcegebiete 3 der Speicherzellen 2 in der ausgewählten Zeile an, und dieses Potential zusammen mit dem ausgewählten Gate 6 wählt eine Speicherzelle 2 aus allen zur Verfügung stehenden Speicherzellen in bekannter Weise aus.
Nunmehr auf Fig. 2 bezugnehmend ist dort eine Draufsicht auf die Speichermatrix 1 dargestellt, die den Entwurf der DRAM-Zellen 2 und der mit diesen verknüpften Gates 6 aus polykristallinem Silicium und Bitleitungen 16 wiedergibt. Des weiteren sind Oxidisolationsbereiche 17 und 17' gezeigt, die sich von einer Seite der Matrix 1 zur anderen erstrecken.
Die integrierte Schaltkreismatrix von Speicherzellen, wie sie in den Figuren 1 und 2 gezeigt ist, kann in einer äußerst dichten Matrix hergestellt sein, die aufgrund der vertikalen Positionierung der Speicherzellen 2 keinen schädlichen Kurzkanaleffekten unterworfen ist.
Fig. 3 zeigt eine Querschnittsansicht der Speichermatrix 1 in einer Zwischenstufe ihres Herstellungsprozesses. In einer anfänglichen Abfolge von Schritten wird das Siliciumsubstrat 8 vom n&spplus;-Leitfähigkeitstyp mit einer Oxidschicht 20 bedeckt, von der Teile in der endgültigen Struktur als Oxidschicht 9 verbleiben. Ein weiteres n&spplus;-Substrat 21, das ein p&supmin;-Gebiet 22 enthält, wird in einer für den Fachmann in der Halbleiterfertigungstechnik bekannten Art an die Oxidschicht 20 gebondet. Eine Möglichkeit, ein derartiges Bonden zu erreichen, ist in einem Beitrag mit dem Titel "Silicon-On-Insulator (SOI) By Bonding and Etch-Back" von J. Lasky et al., IEDM 85, Seite 684 gezeigt. Eine Schicht aus Silciumnitrid 23 und eine Schicht aus chemisch aus der Gasphase abgeschiedenem Siliciumdioxid 24 werden auf die Oberfläche der Schicht 22 aufgebracht, die zuvor epitaktisch abgeschieden oder ionenimplantiert oder diffundiert worden sein kann, um sie zum p&supmin;-Leitfähigkeitstyp zu machen.
Fig. 4 ist eine Querschnittsansicht der Struktur von Fig. 3, nachdem sie Photolithographie-, Ätz- und Oxidationsschritten unterworfen wurde, die oxidbedeckte Gräben erzeugen, die sich durch das p&supmin;-Gebiet 22 in das n&spplus;-Substrat 21 erstrecken. In Fig. 4 sind Gräben 25 dadurch gebildet, daß zunächst ein Photoresist abgeschieden, strukturiert und entwickelt wird. Die freiliegenden Bereiche der Oxidschicht 24 und der Nitridschicht 23 werden durch einen Schritt mit reaktivem Ionenätzen (RIE) unter Verwendung von CF&sub4; + H&sub2; als Ätzgas entfernt. Nachdem das verbliebene Photoresist entfernt wurde, wird die Speichermatrix 1 einem RIE- Schritt ausgesetzt, der durch die unmaskierten Bereiche der p&supmin;- Schicht 22 hindurch und in das n&spplus;-Substrat 21 hinein ätzt. Die resultierenden Gräben 25 werden dann einem thermischen Oxidationsschritt unterworfen, der eine thermische Oxidschicht 26 an den Wänden der Gräben 25 erzeugt. Das Halbleitersubstrat 21 und der p&supmin;-Bereich 22 werden unter Verwendung von Cl&sub2; + O&sub2; als Ätzgas in einer bekannten Weise reaktiv ionengeätzt.
Fig. 5 zeigt die Struktur von Fig. 4, nachdem sie einem weiteren reaktiven Ionenätzschritt unterworfen wurde. In Fig. 5 wird zunächst derjenige Bereich der thermischen Oxidschicht 26, der auf dem Boden des Grabens 25 angeordnet ist, dadurch entfernt, daß er einem reaktiven Ionenätzschritt unter Verwendung von CF&sub4; + H&sub2; unterworfen wird, um das Oxid in einer bekannten Weise zu ätzen. Nachdem das Oxid am Boden des Grabens 25 beseitigt wurde, wird der reaktive Ionenätzvorgang unter Verwendung von Cl&sub2; + O&sub2; fortgesetzt, um den Halbleiter des n&spplus;-Substrats 21 auf die Oxidschicht 20 herunterzuätzen. An diesem Punkt wird das Ätzgas auf CF&sub4; + H&sub2; gewechselt, um die Oxidschicht 20 einem reaktiven Ionenätzen auszusetzen. Sobald die Schicht 20 durchbrochen wurde, wird das Ätzgas auf Cl&sub2; + O&sub2; gewechselt, um in das Substrat 8 bis zu einer Tiefe einzudringen, die ungefähr die gleiche Tiefe ist wie die Tiefe von Grabenkondensatoren, die in nachfolgenden Schritten erzeugt werden.
Nunmehr auf Fig. 6 bezugnehmend ist dort die Struktur von Fig. 5 perspektivisch gezeigt, nachdem sie Grabenwiederbefüllungsschritten, Schritten zum Ebnen und Polierschritten unterworfen wurde. Nachdem die Gräben 25 bis zur gewünschten Tiefe reaktiv ionengeätzt wurden, wird auf die nichtoxidierten Bereiche der Grabenseitenwände ein (nicht gezeigtes) thermisches Oxid aufgewachsen. Danach werden die Gräben 25 mit einem chemisch aus der Gasphase abgeschiedenen Oxid unter Verwendung von TEOS oder einer anderen bekannten chemischen Gasphasenabscheidungstechnik wieder befüllt. Unter Verwendung der restlichen Bereiche der Nitridschicht 23 als ein Ätzstopp wird dann das chemisch aus der Gasphase abgeschiedene Oxid in den Gräben 25 chemisch-mechanisch poliert, um die geebnete Struktur von Fig. 6 herzustellen. In Fig. 6 ist das chemisch aus der Gasphase abgeschiedene Oxid als eine Oxidisolation vorgesehen, die sich über die Speichermatrix 1 hinweg in einer Richtung parallel zu den Bitleitungen 16 erstreckt, wobei ein Teil von ihr nach weiteren Fertigungsschritten die Isolationsgebiete 17 bildet, wie in Fig. 2 gezeigt ist. Soweit sich der Charakter der Oxidisolationsgebiete 17 in Fig. 6 nicht ändert, sondern diese durch die weiteren Fertigungsschritte lediglich in ihrer Höhe reduziert werden, werden die Bereiche reduzierter Höhe mit dem Bezugszeichen 17' markiert, wo dies zweckmäßig ist.
An diesem Punkt des Herstellungsprozesses wurde die Speichermatrix 1 durch eine Mehrzahl von Maskierungs- und Ätzschritten in eine Struktur umgewandelt, die eine Mehrzahl von oxidgefüllten Isolationsgräben 17 beinhaltet, die sich durch eine Oxidschicht 20 hindurch in ein darunterliegendes Siliciumsubstrat 8 hinein erstrecken. Die Höhe der Matrix 1 ist an diesem Punkt im wesentlichen unverändert, es sollte jedoch für Orientierungszwecke angemerkt werden, daß sich die Oxidisolationsbereiche 17 über die Matrix 1 hinweg in einer Richtung parallel zu den Bitleitungen 16 erstrecken, wie in Fig. 1 dargestellt ist.
Nunmehr auf Fig. 7 bezugnehmend ist dort eine perspektivische Querschnittsansicht eines Teils der Speichermatrix 1 gezeigt, nachdem die polierte Oberfläche der Matrix 1 weiteren Fertigungsschritten unterzogen wurde. Die in Fig. 7 wiedergegebene Perspektivansicht ist orthogonal zur in Fig. 6 gezeigten Ansicht. Nach dem in Verbindung mit Fig. 6 beschriebenen Polierschritt werden Schichten aus Siliciumnitrid 27, CVD-Oxid 28 und Siliciumnitrid 29 aufeinanderfolgend in einer bekannten Weise aufgebracht. Die Nitridschicht 29 ist in Fig. 7 gezeigt, nachdem sie unter Verwendung bekannter Photolithographie- und Ätztechniken strukturiert wurde.
Die Nitridschicht 29 ist so strukturiert, daß die Breite und das Rasterabstandsmaß der resultierenden Nitridbereiche größer sind als das kleinste Element, zum Beispiel größer als 0,5 um. Nachdem die Nitridschicht 29 strukturiert wurde, und zwar bevorzugt durch einen RIE-Schritt unter Verwendung von CH&sub3;F + CO&sub2; als Ätzmittel, wird eine Schicht 30 aus chemisch aus der Gasphase abgeschiedenem Polysilicium mit einer Konfiguration gebildet, die durch die gestrichelten Linien in Fig. 7 wiedergegeben ist, die deren Gestalt vor einem reaktiven Ionenätzschritt darstellen. Nachdem sie einem reaktiven Ionenätzschritt unterworfen wurde, entsteht eine Mehrzahl von Seitenwandabstandshaltern 31 aus Polysilicium entlang derjenigen Bereiche der Nitridschicht 29, die nach deren Strukturierung verblieben sind. Die Abstandshalter 31 sind dazu zu verwenden, die Oxidschicht 28 und die Nitridschicht 27 zu strukturieren, nachdem die verbliebenen Bereiche der Nitridschicht 29 unter Verwendung eines geeigneten Ätzmittels, wie Phosphorsäure, entfernt wurden. Die Schichten 27 und 28 werden mittels bekannter Ätztechniken strukturiert. Die bevorzugte Vorgehensweise ist die Verwendung von RIE mit CF&sub4; + H&sub2;. In diesem Stadium werden Bereiche der Siliciumoberfläche sowie die Oberseiten der mit Isolation gefüllten Gräben 17 der Speichermatrix 1 freigelegt Diese freigelegten Silicium- und Isolationsbereiche werden dann einem reaktiven Ionenätzschritt unter Verwendung von Cl&sub2; + O&sub2; als Ätzgas unterworfen, wodurch Gräben 32 und Isolationsgebiete reduzierter Höhe 17' entstehen, wie in Fig. 8 dargestellt.
Andere Gasmischungen, die zur Erzielung einer differentiellen Ätzrate zwischen Silicium und Siliciumdioxid verwendet werden können, sind unten in TABELLE I aufgeführt. Wie aus TABELLE I entnommen werden kann, erlaubt die Verwendung der unterschiedlichen Gasmischungen in einem reaktiven Ionenätzverfahren die Erzielung unterschiedlicher Ätzraten für die zwei Materialien, woraus ein Prozeßschritt resultiert, der eine sehr genaue Steuerung der endgültigen Tiefe der Gräben 32 sowie der Höhe der Isolationsgebiete 17' erlaubt. RELATIVE RATEN BEIM REAKTIVEN IONENATZEN VON: VERWENDETE GASMISCHUNG
Fig. 8 ist eine perspektivische Querschnittsansicht von Fig. 7 mit einem geringfügig erweiterten Ausschnitt, nachdem die Struktur von Fig. 7 einem reaktiven Ionenätzvorgang unter Verwendung von Teilen der Schichten 27, 28 als Masken unterworfen wurde. Die resultierenden Gräben 32 erstrecken sich von der Oberfläche der Matrix 1 durch die p&supmin;-Gebiete 22, das n&spplus;-Substrat 21 und die Oxidbereiche 9 in das n&spplus;-Substrat 8. Als ein Resultat des reaktiven Ionenätzschritts ist auf den Oxidgebieten 9, die vor dem Ätzen der Gräben 32 Teile der Schicht 20 darstellten, eine Mehrzahl von nach oben hervorstehenden, einkristallinen Halbleiterbereichen angeordnet. Das Substrat 21 und das p&supmin;-Gebiet 22 sind dazu vorgesehen, Bereiche der DRAM-Zellen 2 zu bilden und sind in Fig. 1 als die Kanalgebiete 4 vom p-Leitfähigkeitstyp und die ausgedehnten Draingebiete 5 vom n-Leitfähigkeitstyp gezeigt. Die Gebiete 4, 5 sind in Fig. 8 mit den gleichen unterstrichenen Bezugszeichen 4, 5 dargestellt, um deren Beziehung zu diesen Gebieten der Struktur von Fig. 1 darzustellen. Die unterstrichenen Bezugszeichen werden in der nachfolgenden Beschreibung zur Identifikation der gleichen Gebiete benutzt.
An dieser Stelle sollte ein Verweis auf Fig. 6 gemacht werden, welche die Matrix 1 nach Bildung des Isolationsoxids 17 in den Gräben 25 zeigt. Es sollte in Erinnerung gerufen werden, daß nach den Schritten zur Bildung der Isolationsoxidbereiche 17 die Höhe der Matrix 1 im wesentlichen unverändert gegenüber ihrer zu Beginn vorliegenden, ursprünglichen Höhe geblieben ist. Fig. 8 zeigt ein Isolationsoxidgebiet 17 mit Abschnitten 17', die gegenüber den in Fig. 6 gezeigten eine reduzierte Höhe aufweisen. Dies resultiert aus der Tatsache, daß während des reaktiven Ionenätzschritts, in welchem die Gräben 32 gebildet werden, Teile der Oberseiten des Isolationsoxidbereichs 17 absichtlich ungeschützt gelassen wurden, um eine Reduktion in der Höhe dieser ungeschützten Teile der Isolationsoxidbereiche 17 auf ein gewünschtes Niveau zu ermöglichen. Eine Betrachtung der Figuren 9 und 10 zeigt deutlich, daß die Höhe der Isolationsoxidbereiche 17 dort, wo sie durch die Schichten 27, 28 geschützt werden, unverändert bleibt, während sie in den Bereichen reduziert wird, in denen die darunterliegenden Teile der Speichermatrix 1 nicht durch die Schichten 27, 28 geschützt wurden.
Nunmehr auf Fig. 9 bezugnehmend ist dort eine Querschnittsansicht desjenigen Teils von Fig. 8 dargestellt, der entlang der Linie 9-9 von Fig. 8 liegt. Es versteht sich aus Fig. 9, daß diejenigen Bereiche der Speichermatrix 1 und Isolationsoxidbereiche 17, die durch die Schichten 27, 28 bedeckt sind, während des die Gräben 32 bildenden, reaktiven Ionenätzschritts geschützt sind. Auf diese Weise sind die nach oben vorstehenden Bereiche 4, 5 durch Isolationsoxidbereiche 17 in einer Richtung senkrecht zur Richtung der Bitleitung 16 mit Abstand angeordnet, wie in den Figuren 1 und 2 dargestellt ist. Aus dem vorstehenden wird ersichtlich, daß durch geeignetes Maskieren und die Verwendung eines einzigen reaktiven lonenätzschritts sowohl die Höhe der Isolationsoxidbereiche 17, wo dies gewünscht ist, eingestellt werden kann, zum Beispiel auf die Höhe der Oxidgebiete 17', als auch gleichzeitig die Tiefe der Gräben 32 gesteuert werden kann.
Fig. 10 ist eine Querschnittsansicht von Fig. 8 in einer späteren Zwischenstufe der Herstellung. Fig. 10 zeigt eine zusammengesetzte Oxid-Nitrid-Schicht 13, die an den Seitenwänden der Gräben 32 ausgebildet ist. Eine dünne, polykristalline n&spplus;-Siliciumschicht 33 wird auf die Oberseite der Schicht 13 aufgebracht, um die zusammengesetzten dielektrischen Schichten 13 während eines nachfolgenden reaktiven Ionenätzschritts zu schützen.
Fig. 11 zeigt die Struktur von Fig. 10 in einer noch späteren Zwischenstufe der Herstellung. In Fig. 11 wird die Matrix 1 einein weiteren reaktiven Ionenätzschritt unterworfen, um die polykristalline Schicht 33 von den Böden und den Seitenwänden der Gräben 32 zu entfernen und diejenigen Teile der zusammengesetzten Schichten 13 zu entfernen, die auf den Böden der Gräben 32 angeordnet sind. Nachdem die Böden der Gräben 32 freigelegt sind, wird n&spplus;-Polysilicium 11, 12 abgeschieden, um damit die Gräben 32 zu füllen. Fig. 11 zeigt die resultierende Struktur, nachdem ein chemisch-mechanischer Polierschritt verwendet wurde, um die Oberfläche der Matrix 1 zu ebnen. In diesem letzteren Schritt fungieren die Nitridschichten 27 als Ätzstopps. Wenngleich dies nicht völlig eindeutig aus Fig. 11 hervorgeht, ist anzumerken, daß bei der chemischen Abscheidung des polykristallinen Siliciums 11, 12 in die Gräben 32 das polykristalline Silicium auch auf der Oberseite der Isolationsoxidgebiete 17' abgeschieden wird, die aufgrund eines vorhergehenden RIE-Schritts für die Isolationsoxidgebiete 17 in ihrer Höhe reduziert wurden.
Fig. 12, die eine Querschnittsansicht entlang der Linie 12-12 von Fig. 11 darstellt, zeigt die von polykristallinem Silicium 11 umgebenen Isolationsoxidbereiche 17'. Die Höhenreduktion der Isolationsoxidbereiche 17 auf die Isolationsbereiche 17' geringerer Höhe, wie sie vorstehend angegeben wurde, bildet einen Schlüsselteil des Herstellungsprozesses, da sie letztlich die Bildung von Polysiliciumgates erlaubt, die sämtlich auf einer einzigen Ebene miteinander zur Bildung der Wortleitungen der Speichermatrix verbunden sind.
Nunmehr auf Fig. 13 bezugnehmend, ist dort eine Querschnittsansicht von Fig. 11 in einer noch späteren Zwischenstufe der Herstellung der Speichermatrix 1 dargestellt. Fig. 13 zeigt ein Paar von isolierenden Oxidgebieten 10, die auf der Oberseite der polykristallinen n&spplus;-Gebiete 11 angeordnet sind. Eine Oxidschicht 14 ist, wie gezeigt, auf der Oberseite des polykristallinen n&spplus;- Gebietes 12 angeordnet, die zur gleichen Zeit wie die polykristallinen Gebiete 11 gebildet wurde. Schließlich zeigt Fig. 13 eine Schicht 34 aus polykristallinem n&spplus;-Silicium, von dem Bereiche nach weiteren Herstellungsschritten als polykristalline Siliciumgates 6 verbleiben, wie in Fig. 1 dargestellt.
Die Struktur von Fig. 13 wird dadurch erhalten, daß zuerst ein Lithographieschritt durchgeführt wird, um eine (nicht gezeigte) Resistmaske bereitzustellen und so das Ätzen des polykristallinen Bereichs 12 zu verhindern. Die unmaskierten polykristallinen n&spplus;-Gebiete 11 werden dann reaktiv ionengeätzt, bis das Niveau der reduzierten Höhe der Oxidisolationsgebiete 17' erreicht ist. Der reaktive Ionenätzschritt beläßt einen Polysiliciumrest auf den zusammengesetzten Nitrd/Oxid-Elementen 13, die sich über dem Bereich 11 erstrecken. Nachdem das gesamte maskierende Photoresist entfernt wurde, werden der polykristalline Siliciumrest und etwa dieselbe Menge an Polysilicium über dem polykristallinen Bereich 12 durch Ätzen beseitigt. Die Oberseiten der polykristallinen Bereiche 11 und 12 werden dann oxidiert, um über den ersteren isolierende Oxidbereiche 10 und über den letzteren eine Oxidschicht 14 zu erzeugen. Während dieses Oxidationsschritts werden lediglich die polykristallinen Siliciumbereiche 11, 12 oxidiert, da die Nitridoberfläche der zusammengesetzten Oxid/Nitrid-Schichten 13 jede weitere Oxidation verhindert. In diesem Stadium werden diejenigen Abschnitte der zusammengesetzten Elemente 13, die sich über den Oxidgebieten 10 erstrecken, unter Verwendung bekannter Oxid- und Nitridätzmittel entfernt, wonach ein dünnes Gateoxid 7 thermisch aufgewachsen wird. Schließlich wird eine Schicht 34 aus polykristallinem n&spplus;-Silicium in bekannter Weise über dem Oxidgebiet 10, der Oxidschicht 14 und denjenigen Bereichen der Nitridschicht 27, die über den Kanalgebieten 4 vom p-Leitfähigkeitstyp verbleiben, chemisch aus der Gasphase abgeschieden.
Fig. 14 zeigt eine Querschnittsansicht von Fig. 13, nachdem die Schicht 34 aus polykristallinem Silicium reaktiv ionengeätzt wurde, um Polysilicium-Abstandshalter zu bilden, welche die in Fig. 1 gezeigten polykristallinen Gates 6 darstellen. An dieser Stelle ist anzumerken, daß die polykristalline n&spplus;-Schicht 34 überall abgeschieden wurde und sich als solche über der Oberfläche der isolierenden Oxidgebiete 10 und über den Oxidisolationsgebieten 17' reduzierter Höhe, die ungefähr die gleiche Höhe aufweisen wie die polykristallinen Siliciumgebiete 11, bildet. Wenn daher die polykristalline Siliciumschicht 34 einem reaktiven Ionenätzschritt unterworfen wird, erstrecken sich die verbleibenden Seitenwände aus polykristallinem Silicium über die isolierenden Oxidgebiete 10 und die Oberflächen der Oxidisolationsgebiete 17' reduzierter Höhe hinweg, wie in Fig. 1 gezeigt, und bilden die Wortleitungen der Speichermatrix 1. Die Oxidgebiete 10 mit flacher Oberseite bilden zusammen mit den Gebieten 17' eine Mehrzahl von Gatekanälen, in denen jeweils ein Paar von Gates 6 angeordnet ist, die von jeglichem Bereich des Substrats 8 vollständig isoliert sind.
Nunmehr auf Fig. 15 bezugnehmend ist dort eine Querschnittsansicht von Fig. 14 gezeigt, nachdem die Oberfläche der Matrix 1 geebnet wurde, die Sourcegebiete 3 ionenimplantiert wurden und die Bitleitungsmetallisierung abgeschieden und strukturiert wurde.
Nachdem die Siliciumgates 6 erzeugt wurden, wird Siliciumdioxid in bekannter Weise chemisch aus der Gasphase über der Oberfläche der Matrix 1 abgeschieden, so daß die polykristallinen Gates 6 in den Oxidgebieten 15 vergraben werden. Die resultierende Oberfläche wird dann in einer bekannten Weise durch chemisch-mechanisches Polieren geebnet, wobei die Nitridbereiche 27 als Ätzstopp verwendet werden. Die Nitridbereiche 27 werden dann unter Verwendung eines selektiven Ätzmittels, wie Phosphorsäure, entfernt, so daß die Oberflächen der Bereiche 4 vom p-Leitfähigkeitstyp freigelegt werden. Dann wird zur Bildung der Sourcegebiete 3 vom n-Leitfähigkeitstyp Arsen ionenimplantiert. Schließlich wird bei freiliegenden Sourcegebieten 3 eine Metallisierung, wie Aluminium, ein silicidbildendes Metall oder hochdotiertes polykristallines Silicium, auf der Oberfläche der Matrix 1 abgeschieden. Nach Strukturierung entstehen die Bitleitungen 16, die alle Sourcegebiete 3 in selbstjustierter Weise miteinander verbinden. Die resultierende Struktur ist in Fig. 1 gezeigt. Die Muster der Zellen 2 wiederholen sich zur linken und rechten Seite der in Fig. 1 gezeigten Zellen derart, daß anschließend an einen polykristallinen Bereich 11 eine weitere Speicherzelle 2 ausgebildet ist, nach der ein weiterer polykristalliner Bereich 12 vorgesehen ist, wobei letzterem wieder eine weitere Speicherzelle 2 folgt.
Die Struktur von Fig. 1 kann zur Implementierung einer ultradichten Matrix von Speicherzellen 2 implementiert werden. Der verwendete Prozeß zieht die Herstellung von Bauelementen in Betracht, in denen die Wortleitungen 6 eine Breite von 0,1 um haben und die Bitleitungsbreite im Bereich von etwa 0,3 um bis 0,5 um liegt. Die Isolationsgebiete 17' und die Speicherzellen 2 besitzen Breiten in der gleichen Größenordnung. Die Breite des Kanalgebiets 4 jeder Speicherzelle 2 liegt ebenfalls im Bereich von etwa 0,3 um bis 0,5 um und, da die Wortleitungen 6 mit den Gebieten 4 überlappen, besitzen die letzteren geringfügig größere Abmessungen in der vertikalen Richtung.
Zwar wurde jeglicher Halbleiterbereich der Matrix 1 als einen speziellen Leitfähigkeitstyp besitzend charakterisiert, es ist jedoch anzumerken, daß die gleichen Bereiche in den entgegengesetzten Leitfähigkeitstyp abgeändert werden können. Während die Bauelemente 2 der Speichermatrix 1 oben als npn-Feldeffekttransistoren charakterisiert wurden, können daher die Bauelemente 2 genausogut pnp-Bauelemente sein, deren Betrieb dem Fachmann in der Halbleiterfertigungstechnik bekannt ist.

Claims

1. Verfahren zur Herstellung einer ultradichten DRAM-Speichermatrix, die eine Mehrzahl von DRAM-Zellen enthält, wobei das Verfahren folgende Schritte beinhaltet:

Bilden einer ersten Mehrzahl von Gräben (25) in einem Halbleitersubstrat (21), das von einem darunterliegenden - wenigstens halbleitenden - Substrat (8) durch eine isolierende Schicht (20) mit Abstand angeordnet ist, wobei sich die Gräben (25) durch das Halbleitersubstrat (21) und die isolierende Schicht (20) hindurch in das darunterliegende Substrat (8) hinein erstrecken,

Wiederauffüllen der Mehrzahl von Gräben (25) mit einem isolierenden Material (17),

Bilden einer zweiten Mehrzahl von Gräben (32), welche die erste Mehrzahl von Gräben (25) senkrecht kreuzen, wobei sich die Gräben (32) durch das Halbleitersubstrat (21) und die isolierende Schicht (20) hindurch in das darunterliegende Substrat (8) hinein bis in eine vorgegebene Tiefe erstrecken, wobei die erste beziehungsweise die zweite Mehrzahl von Gräben (25, 32) eine Mehrzahl von hervorstehenden Halbleiterbereichen zur Bildung der aktiven Bauelementbereiche der DRAM-Zellen definieren und wobei bei der Bildung der zweiten Mehrzahl von Gräben (32) Bereiche des isolierenden Materials (17), das die erste Mehrzahl von Gräben (25) füllt, an den Kreuzungsstellen der zweiten Mehrzahl von Gräben (32) mit der ersten Mehrzahl von Gräben (25) bis zu einer zweiten Tiefe, die auf der Höhe von in einem späteren Schritt zu bildenden Gatekanälen liegt, ausgespart werden,

Bedecken der Grabenwände der zweiten Mehrzahl von Gräben (32) mit einer Isolierung,

Wiederauffüllen der zweiten Mehrzahl von Gräben (32) und der ausgesparten Bereiche der ersten Mehrzahl von Gräben (25) mit einem leitfähigen Material (11, 12), Entfernen des leitfähigen Materials von den ausgesparten Bereichen der ersten Mehrzahl von Gräben (25), um die Oberflächen des isolierenden Materials (17') darin freizulegen, und von alternierenden der wiederaufgefüllten zweiten Mehrzahl von Gräben (32) bis zu einer Tiefe unterhalb der zweiten Tiefe, um eine Mehrzahl von Bereichen mit flacher Oberseite aus dem leitfähigen (11) und dem isolierenden Material zu bilden, die sich in eine Richtung senkrecht zu der Richtung der ersten Mehrzahl von Gräben (25) erstrecken,

Bilden von isolierenden Bereichen (10) an der Oberseite der Mehrzahl von Bereichen mit flacher Oberseite aus leitfähigem Material derart, daß die Oberseiten der resultierenden Isolationsbereiche (10) auf der gleichen Höhe liegen wie die Oberseiten der Bereiche mit flacher Oberseite aus isolierendem Material, wodurch eine Mehrzahl von Gatekanälen gebildet wird, die sich in eine Richtung senkrecht zu der Richtung der ersten Mehrzahl von Gräben (25) erstrecken.

2. Verfahren nach Anspruch 1, wobei in dem ersten Halbleitersubstrat (21), das von einem ersten Leitfähigkeitstyp ist, eine Schicht (22) vom zweiten Leitfähigkeitstyp vorgesehen ist, die sich von der Oberfläche des ersten Substrates (21) teilweise in das erste Substrat (21) hinein erstreckt, und wobei das darunterliegende Substrat (8) ebenfalls vom ersten Leitfähigkeitstyp ist.

3. Verfahren nach Anspruch 1 oder 2, das des weiteren folgende Schritte einschließt:

Bilden eines Paares von Gateleitern (6) in jedem der Gatekanäle isoliert mit Abstand angrenzend an die hervorstehenden Halbleiterbereiche angeordnet,

Abscheiden von isolierendem Material (15) in jedem der Gatekanäle, um die Gateleiter (6) in jedem Gatekanal elektrisch voneinander zu isolieren,

Einbringen eines die Leitfähigkeit bestimmenden Dotierstoffes in den oberen Teil der hervorstehenden Halbleiterbereiche, um dotierte Bauelementbereiche zu erzeugen,

Ebnen des isolierenden Materials (15), und

Bilden einer Mehrzahl von Leitern (16), die senkrecht zu den Gateleitern (6) angeordnet sind, wobei jeder der Leiter (16) die dotierten Bauelementbereiche kontaktiert.

4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt zum Bilden der ersten Mehrzahl von mit einer Isolierung gefüllten Gräben folgende Schritte einschließt:

Maskieren der Oberfläche des ersten Halbleitersubstrates (21), um Bereiche der Oberfläche freizulegen,

Ätzen des Substrates, um eine Mehrzahl von Gräben (25) zu erzeugen, und

chemische Gasphasenabscheidung des isolierenden Materials in die erste Mehrzahl von mit einer Isolierung gefüllten Gräben hinein.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der Schritt zum Bilden der zweiten Mehrzahl von Gräben (32) und zum gleichzeitigen Aussparen von Bereichen des isolierenden Materials folgende Schritte einschließt:

Bilden von Schichten aus einem Nitrid, einem Oxid und einem Nitrid in dieser Reihenfolge auf der Oberfläche und über den mit einer Isolierung gefüllten Gräben (25),

Strukturieren der letzten erwähnten Nitridschicht, wobei voneinander mit Abstand angeordnet Maskierungsbereiche aus Nitrid zurückbleiben,

konformes Aufbringen einer Schicht aus einem polykristallinen Halbleiter über den voneinander mit Abstand angeordneten Nitridbereichen und reaktives Ionenätzen des polykristallinen Halbleiters, um Seitenwandabstandshalter an den Seiten jedes der voneinander beabstandeten Maskierungsbereiche aus Nitrid zu bilden,

Entfernen der voneinander mit Abstand angeordneten Maskierungsbereiche,

Strukturieren der ersten erwähnten Nitridschicht und der Oxidschicht, um Oberflächenbereiche des Substrates (21) und der mit einer Isolierung gefüllten Gräben (25) freizulegen, und

reaktives Ionenätzen des freigelegten Oberflächenbereiches des Substrates (21) und der mit einer Isolierung gefüllten Gräben (25), um die zweite Mehrzahl von Gräben und gleichzeitig ausgesparte Bereiche des isolierenden Materials zu erzeugen.

6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Schritte zum Bedecken der Grabenwände mit einer Isolierung und zum Wiederauffüllen der Gräben (32) und der ausgesparten Bereiche mit leitfähigem Material (11, 12) folgende Schritte einschließen:

Bilden einer zusammengesetzten Oxid-Nitrid-Schicht und einer Schutzschicht aus einem polykristallinen Halbleiter in der zweiten Mehrzahl von Gräben (32),

Einwirken auf die zweite Mehrzahl von Gräben (32) mit einem reaktiven Ionenätzvorgang, um die Schutzschicht aus einer polykristallinen Schicht von der zweiten Mehrzahl von Gräben (32) und die zusammengesetzte Oxid-Nitrid-Schicht von den Böden der zweiten Mehrzahl von Gräben (32) zu entfernen,

Aufbringen von polykristallinem Halbleitermaterial in der zweiten Mehrzahl von Gräben (32) und in den ausgesparten Bereichen und

Polieren des Halbleitermaterials, um die Oberfläche der Speichermatrix zu ebnen.

7. Verfahren nach einem der Ansprüche 1 bis 6, wobei der Schritt zum Entfernen des leitfähigen Materials (11) von jedem zweiten Graben der zweiten Mehrzahl von Gräben (32), gefüllt mit leitfähigem Material (11), folgende Schritte einschließt:

reaktives Ionenätzen jedes zweiten Grabens (32), um eine Mehrzahl von Gräben in dem leitfähigen Material (11) zu erzeugen.

8. Verfahren nach Anspruch 7, wobei der Schritt zum Bilden einer Isolierung am Boden von jedem der Gräben in dem leitfähigen Material (11) den Schritt zum Oxidieren des obersten Bereiches des leitfähigen Materials (11) einschließt.

9. Ultradichte Matrix aus dynamischen Speichern mit wahlfreiem Zugriff (DRAM), die eine Mehrzahl von DRAM-Zellen enthält, wobei die Matrix folgendes beinhaltet:

ein wenigstens halbleitendes Substrat (8, 11, 12) mit einer Mehrzahl von Zeilen aus DRAM-Zellen (2), die bezüglich des Substrates (8, 11, 12) isoliert mit Abstand angeordnet sind, wobei das Substrat Isolationsbereiche (10) aufweist, welche die Oberseiten der Substratbereiche (11) bedecken, wobei sich die letzteren zwischen Paaren von DRAM-Zellen (2) in jeder Zeile und zwischen Isolationsbereichen (17') erstrecken, wobei sich Zeilen der letzteren in der gleichen Richtung wie die Zeilen der DRAM-Zellen (2) erstrecken, wobei die Oberseiten der Isolationsbereiche (17') auf gleicher Höhe wie die Oberseiten der Isolationsbereiche (10) liegen, wobei sich eine Mehrzahl von langgestreckten Gatekanälen senkrecht zu den Zeilen der DRAM-Zellen (2) erstreckt und auf den isolierenden Bereichen (10) sowie auf den Oberflächen der isolierenden Bereiche (17') ausgebildet ist, wobei ein Paar von Gate-Elektroden (6) in jedem der Gatekanäle angeordnet und dazu orientiert ist, wobei in jedem der Paare von Gate-Elektroden die eine isoliert mit Abstand zu der anderen des Paares liegt, wobei ein Bereich (4) jeder der DRAM-Zellen (2) des weiteren einen ausgedehnten Bereich (5) aufweist, der bezüglich des Substrates isoliert mit Abstand und unterhalb des Bereiches (4) angeordnet ist, wobei eine Mehrzahl von leitfähigen Bahnen (16) orthogonal zu den Gate-Elektroden (6) angeordnet ist und wobei jede der leitfähigen Bahnen einen anderen Bereich (3) jeder DRAM-Zelle (2) in der gleichen Zeile kontaktiert.

10. Matrix aus dynamischen Speichern mit wahlfreiem Zugriff nach Anspruch 9, wobei die DRAM-Zellen Feldeffekttransistoren sind.

11. Matrix aus dynamischen Speichern mit wahlfreiem Zugriff nach Anspruch 9 oder 10, wobei der Bereich (4) der DRAM- Zelle der Kanalbereich eines Feldeffekttransistors ist und wobei der Bereich (5) und der weitere Bereich (3) der DBAM-Zelle Drain- beziehungsweise Sourcebereiche des Feldeffekttransistors sind.