DE4447730B4 - Halbleiteranordnung mit Grabentypelementtrennbereich und Transistorstruktur - Google Patents

Abstract

Halbleiteranordnung, umfassend:
ein Halbleiterstubstrat (1) eines ersten Leitungstyps,
einen in einer vorgegebenen Tiefe von der Oberfläche des Halbleiterstubstrats (1) aus geformten Grabentyp-Elementtrennbereich (3),
einen vom Elementrennbereich (3) umgebenen Elementbereich des ersten Leitungstyps,
einen zur Bildung einer Gateelektrode (7) dienenden Gate-Graben (5), der im Halbleiterstubstrat (1) mit einer kleineren Tiefe als der Elementtrennbereich (3) geformt ist und durch den Elementbereich und den Elementtrennbereich (3) verläuft,
zwei Paare von im Elementbereich ausgebildeten und voneinander getrennten, längs der Seitenwand des Gate-Grabens (5) angeordneten Source- und Drainzonen (4, 4') eines zweiten Leitungstyps, wobei die Sourcezonen (4') näher an der Oberfläche des Halbleitersubstrats angeordnet sind als die Drainzonen (4), und
eine über einen Gateisolierfilm in den Gate-Graben (5) eingelassene oder eingegrabene und in einer Position entsprechend einem Kanalbereich zwischen Source- und Drainzonen (4, 4') angeordnete Gateelektrode (7),
wobei die Oberseite der Gateelektrode (7) zwischen der Bodenfläche der Sourcezonen...

Description

• Die Erfindung betrifft eine Halbleiteranordnung, insbesondere einen dynamischen Randomspeicher (DRRM) mit einer verbesserten Transistorstruktur.
• Die Integrationsdichte einer integrierten Halbleiterschaltung, wie eines DRAMs mit MOS-Transistoren wird mit den Fortschritten in der Halbleitertechnologie zunehmend höher. Mit der Vergrößerung der Integrationsdichte verkleinerten sich die Abmessungen von die integrierte Schaltung bildenden MOS-Transistoren auf den Submikronbereich. Wenn jedoch die Integrationsdichte weiter erhöht werden soll, treten beim herkömmlichen MOS-Transistor die folgenden Probleme auf, durch die eine weitere Verbesserung der Integrationsdichte begrenzt wird.
• Das erste Problem besteht darin, daß es schwierig wird, den Ableitungsstrom zu unterdrücken, weil die Schwellenwertspannung durch einen sog. "Kurzkanaleffekt" herabgesetzt wird oder ist und der Durchgriff auf tritt, wenn mit der Miniaturisierung die Gate-Länge verkleinert wird.
• Das zweite Problem besteht darin, daß es nötig ist, eine Maskenausrichttoleranz zwischen einem Verdrahtungskontakt für Source/Drain und eine Gateelektrode sowie zwischen dem Kontakt und dem Elementtrenn- bzw. Isolierbereich vorzusehen, und den Verdrahtungskontakt stabil bzw. zuverlässig zu formen; hierdurch wird die Erzielung einer zufriedenstellenden Miniaturisierung erschwert.
• Das dritte Problem besteht darin, daß eine zufriedenstellende Oberflächenflachheit aufgrund einer Stufendifferenz, die durch die Ausbildung der Gateelektrode hervorgerufen wird, nicht erreichbar ist, wobei es schwierig wird, eine weitere Verdrahtungsschicht, z.B. eine Bitleitung, auf der Oberfläche auszubilden.
• Es ist bereits eine NAND-Typ-DRAM-Speicherzellenstruktur bekannt, bei der mehrere MOS-Transistoren in Reihe geschaltet und Informationsspeicherkondensatoren an die jeweiligen Sourceelektroden (oder Drainelektroden) der MOS-Transistoren angeschlossen sind. Da bei diesem Reihenschaltungs-Anordnungssystem die Zahl der Kontakte mit den Bitleitungen im Vergleich zu einem davon verschiedenen System verkleinert sein kann, kann die Zellenoberfläche verringert sein.
• Die Zellenstruktur des Reihenschaltungs-Anordnungssystems ist jedoch mit folgendem Problem behaftet: Da eine in diesem Fall verwendete Zelle eine Stapeltyp-Zelle mit einem gestapelten (aufgesetzten) Kondensator ist und die Zellenfläche klein ist, muß der Kondensator mit einer großen Höhe ausgebildet werden, um die erforderliche Speicherkapazität (Cs) zu erreichen. Infolgedessen entsteht auf dem Substratgebilde eine äußerst große Stufendifferenz von 1 mm oder mehr bei der Ausbildung einer oberen Verdrahtungsschicht, z.B. einer Bitleitung, wobei es äußerst schwierig wird, die obere Verdrahtungsschicht zu formen.
• Unter Berücksichtigung der obigen Gegebenheiten kann von einem anderen Transistor, d.h. einem sog. Konkavtyp-MOS-Transistor, nämlich einem MOS-Transistor mit einer im Kanalbereich geformten Rille zur Vergrößerung der effektiven Kanallänge eine weitere Miniaturisierung erwartet werden. Da es bei Anwendung der herkömmlichen LOCOS-Isolierung schwierig ist, den Konkavtyp-Transistor zu miniaturisieren, wird bei dieser Transistorart die Elementisolierung durch Grabenisolierung angewandt.
• Da jedoch beim Konkavtyp-MOS-Transistor der Kanal längs der Rillenfläche des Grabens geformt ist, ergibt sich das folgende Problem: Wenn nämlich das elektrische Feld von der Gateelektrode zum Steuern der Kanalbildung aufgrund der Form des Grabens im unteren Eckabschnitt desselben divergiert, kann in diesem Bereich ein Kanal einer hohen Leitfähigkeit nicht erzeugt werden. Als Ergebnis nimmt der Kanalwiderstand zu, so daß eine ausreichend große Ansteuerfähigkeit nicht erzielbar ist.
• US 4,630,088 offenbart eine Halbleiteranordnung, bei der eine durchgehende Drain-Zone über mehrere Transistoren hinweg vorgesehen ist. Eine derartige Halbleiteranordnung kann auch mit zwei Gateelektroden innerhalb eines Gate-Grabens ausgebildet sein. Bei dieser Halbleiteranodrnung können der Source- und der Drainbereich von einer Gateelektrode umschlossen sein, d.h. eine sog. SGT-Struktur (surrounding gate transistor) bilden. Die gezeigte Anordung weist ein einzelnes Paar von Source- und Drainbereichen auf.
• EP 0 366 882 A2 offenbart eine weitere Halbleiteranordnung. Bei dieser Halbleiteranordnung ist die Gateelektrode nur für ein Paar von Source- und Drainzonen (3, 5) vorgesehen. Die Drainzonen sind voneinander getrennt.
• Aufgabe der Erfindung ist die Schaffung einer Halbleiteranordnung, die einen MOS-Transistor aufweist und die folgenden Vorteile bietet:
  Der erste Vorteil besteht darin, daß eine ausreichend große Gatelänge erzielbar ist, auch wenn das Element mit der Erhöhung der Integrationsdichte miniaturisiert ist.
• Der zweite Vorteil besteht darin, daß Kontakte von Verdrahtungen für Source und Drain in Selbstjustierung mit Gateelektrode und Elementisolierbereich geformt werden können.
• Der dritte Vorteil besteht darin, daß auf der Substratoberfläche keine Stufendifferenz durch Ausbildung der Gateelektrode entsteht.
• Erfindungsgemäß wird die oben genannte Aufgabe durch eine Halbleiteranordnung nach Anspruch 1 oder Anspruch 2 gelöst.
• Die weiteren Ansprüche betreffen vorteilhafte Aspekte der Erfindung.
• Die Erfindung umfaßt des weiteren die folgenden vorteilhaften Aspekte:
• 1. Ein Kondensator wird oder ist unter Heranziehung mindestens eines Teils des Gate-Grabens geformt, so dass insgesamt eine Halbleiterspeicheranordnung gebildet wird.
• 2. Der Kondensator ist oder wird in einer höheren Position als die Gateelektrode geformt.
• 3. Auf den in den Graben eingelassenen Gateelektrode ist oder wird ein Stopperfilm ausgebildet, der als Ätzstopper dient, wenn Kontaktköcher für Source- und Drainbereiche nach einem geeigneten Ätzprozeß ausgebildet werden.
• 4. Die effektive Kanalbreite des MOS-Transistors ist oder wird durch Vorwartserweiterung der Seitenwände des Elementisoliergrabens und des Gate-Grabens vergrößert.
• Bei einer erfindungsgemäßen Halbleiteranordnung kann ein Kanal längs des Gate-Grabens nicht nur in einer Richtung parallel zur Substratoberfläche, sondern auch in einer Richtung senkrecht dazu geformt werden. Demzufolge kann auch dann eine ausreichend große Kanallange erzielt werden, wenn die Ebenen- oder Flachenabmessungen des Most-Transistors verkleinert sind.
• Da weiterhin die Gateelektrode in einer tieferen Position als die Kontaktflachen der Source- und Drainbereiche geformt ist, wird ein großer lotrechter Abstand zwischen der obersten Seite der Gateelektrode und der Kontaktflache erzielt. Auch wenn im (Speicher-)Ebenenmuster die Gateelektrode naher an den Kontakten der Source- und Drainbereiche angeordnet ist, ist keine Möglichkeit für einen Kurzschluß der Gateelektrode zu den Source- und Drainbereichen über die Source- und Drainelektrode gegeben, weil der große lotrechte Abstand vorliegt. Infolgedessen kann der Kontakt in Selbstjustierung mit der Gateelektrode erzeugt werden.
• Da ferner die Gateelektrode sowohl in die Elementbereiche als auch in den Elementisolierbereich vollständig eingelassen (eingegraben) ist, tritt keine Stufendifferenz aufgrund der Gateelektrode auf. Im nachfolgenden Prozeß können daher der Kontakt und die Verdrahtung einfach geformt werden.
• Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
• 1A und 1B eine Draufsicht auf eine CMOS-Umkehrstufe bzw. ein Ersatzschaltbild der CMOS-Umkehrstufe, die nicht Gegenstand der Erfindung ist,
• 2A und 2B einen Schnitt längs der Linie IIA-IIA in 1A bzw. einen Schnitt längs der Linie IIB-IIB in 1A,
• 3A, 3B und 3C eine Draufsicht zur Veranschaulichung einer Abwandlung einer Gateelektroden-Herausführanordnung bei der Halbleiteranordnung nach den 1A bis 2B, einen Schnitt längs der Linie IIIB-IIIB in 3A bzw. einen Schnitt längs der Linie IIIC-IIIC in 3A,
• 4A, 4B und 4C eine Draufsicht zur Darstellung einer Abwandlung einer Gateelektroden-Herausführanordnung bei der Halbleiteranordnung nach den 1A bis 2B, einen Schnitt längs der Linie IVB-IVB in 4A bzw. einen Schnitt längs der Linie IVC-IVC in 4A,
• 5A, 5B und 5C eine Draufsicht zur Darstellung einer Abwandlung einer Gateelektroden-Herausführanordnung bei der Halbleiteranordnung nach den 1A bis 2B, einen Schnitt längs der Linie VB-VB in 5A bzw. einen Schnitt längs der Linie VC-VC in 5A,
• 6A und 6B eine Draufsicht zur Darstellung der Ausgestaltung der Speicherzellenstruktur eines DRAMs bzw. eine perspektivische Darstellung im Schnitt längs der Linie VIB-VIB in 6A, die nicht Gegenstand der Erfindung ist,
• 7A und 7B eine Draufsicht zur Veranschaulichung der Ausgestaltung der Speicherzellenstruktur eines DRAMs bzw. einen Schnitt längs der Linie VIIB-VIIB in 7A, die nicht Gegenstand der Erfindung ist,
• 8 eine Draufsicht zur Darstellung der Ausgestaltung der Speicherzellenstruktur eines DRAMs gemäß einer Ausführungsform entsprechend der Erfindung,
• 9A bis 9C Schnitte längs der Linien IXA-IXA, IXB-IXB bzw. IXC-IXC in 8,
• 10 eine Draufsicht zur Darstellung der Ausgestaltung der Speicherzellenstruktur eines DRAMs gemäß einer weiteren Ausführungsform entsprechend der Erfindung, und
• 11A bis 11C Schnitte längs der Linien XIA-XIA, XIB-XIB bzw. XIC-XIC in 10.
• Im folgenden ist eine Ausführungsform anhand der Zeichnung beschrieben.
• [Beispiel 1]
• Dieses Beispiel ist in den oben bereits erläuterten 1A bis 2B dargestellt und ist nicht Gegenstand der Erfindung. Es dient aber zur Verdeutlichung der unter Bezug auf 8 bis 11 dargestellten erfindungsgemäßen Ausführungsform.
• In den Figuren steht die Bezugsziffer 1 für ein Siliziumsubstrat, in welchem eine n-Typ-Wannenzone 2 und eine p-Typ-Wannenzone 2' ausgebildet sind (2A). In den jeweiligen Wannenzonen (well regions) sind von einem Grabenisolierbereich drei umgebende Elementbereiche oder -zonen geformt. In den jeweiligen Elementbereichen oder -zonen sind ein p-Kanal-MOS-Transistor Q_P und ein n-Kanal-MOS-Transistor Q_N ausgebildet. Letztere sind vollständig in einen Gate-Graben 5 eingelassen (eingegraben). Dieser besitzt, wie durch einen Pfeil A in 2B angegeben, die gleiche Kanalstruktur wie ein Konkavtyp-MOS-Transistor.
• Im folgenden ist das Herstellungsverfahren für das oben beschriebene Element erläutert. Zunächst wird nach Ausbildung der Wannen 2, 2' der Elementisolier- oder auch -trennbereich 3 durch Ausbildung eines tiefen, mit einem Isolierfilm gefüllten Grabens gebildet. Anschließend erfolgt eine Ionenimplantation mit Phosphor (oder As) und Bor zur Erzeugung der Diffusionsschichten 4, 4' für Source- und Drainzonen der Transistoren Q_P, Q_N. Die Diffusionsschichten 4 und 4' werden so tief ausgebildet, daß sie eine noch naher zu beschreibende Gateelektrode 7 erreichen, wobei sich jedoch keinerlei Problem ergibt, weil die Elementisolierung oder -trennung durch den tiefen Grabenisolierbereich 3 gewährleistet ist.
• Anschließend erfolgt ein Ätzen der Siliziumschicht des Elementbereichs und des Isolierfilms des Elementisolierbereichs 3 zur Ausbildung eine Gate-Grabens 5 für die Herstellung einer Gateelektrode, wodurch jede Diffusionsschicht 4, 4' in eine Source- und eine Drainzone unterteilt wird. In diesem Ätzvorgang ist es möglich, sowohl die Siliziumschicht als auch den Isolierfilm gleichzeitig mit Hilfe eines Ätzmittels, das im wesentlichen die gleiche Ätzgeschwindigkeit für die Siliziumschicht und den Isolierfilm besitzt, zu ätzen. Wahlweise können sie hinter Verwendung verschiedener Ätzmittel und des gleichen Maskenmusters geätzt werden. Der kritische punkt besteht dabei darin, daß sowohl der Elementbereich als auch der Elementisolierbereich geätzt werden, um den Gate-Graben 5 zu ätzen, der flacher ist als der Graben-Elementisolierbereich 3, dabei aber ausreichend tief ist, so daß zumindest die Gateelektrode 7 darin eingegraben sein kann.
• Nach Ausbildung eines Gateisolierfilms 6 aus einem Siliziumoxidfilm oder dergleichen wird die aus Polysilizium oder dergleichen bestehende Gateelektrode 7 auf dem Gateisolierfilm erzeugt. Dabei kann die Gateelektrode 7 so geformt werden, daß ihr gesamter Bereich vollständig im Gate-Graben 5 eingelassen oder eingegraben sein kann. Bei dieser Ausführungsform ist jedoch der Endabschnitt der Gateelektrode 7 zur Außenseite des Gate-Grabens 5 herausgeführt, wobei ein Muster 7' zur Bildung eines Kontakts mit einer Verdrahtung 10 am Endabschnitt geformt ist. Zur Erhöhung der Integrationsdichte muß dabei die Breite des Gate-Grabens 5 verkleinert sein. Da in diesem Fall der Kanal längs der vertikalen Flache des Grabens, wie erwähnt, geformt werden kann, kann die effektive Kanallange A erzielt werden, die ausreichend groß ist, um das Auftreten des Kurzkanaleffekts zu verhindern.
• Source- und Drainzonen 4, 4' können durch Fremdatom-Ionenimplantation und Verwendung der Gateelektrode 7 als Maske, wenn diese ausgebildet worden ist, erzeugt werden, falls dies nötig ist. Die Ionenimplantation erfolgt dabei vorzugsweise nach Ausbildung eines Stopperfilms auf der Gateelektrode um ein Eindringen von implantierten Ionen zur Gateelektrode 7 zu verhindern. Source- und Drainzone 4, 4' können lediglich bzw. einfach entweder durch die zu diesem Zeitpunkt erfolgende Ionenimplantation oder nach dem Fremdatomdotierprozeß, der vor Ausbildung des Gate-Grabens vorgenommen wird, oder mittels einer Kombination der Ionenimplantation und des Fremdatomdotierprozesses erzeugt werden.
• Anschließend werden ein Zwischenebenen-Isolierfilm 8, Kontaktlöcher und sodann die Verdrahtungen 10 ausgebildet bzw. geformt. Als Ergebnis entstehen Kontakte 9 zwischen den Verdrahtungen 10 und der Source/Drainzone 4, 4' sowie Kontakte 9 zwischen den Verdrahtungen 10 und der Gateelektrode 7. Es ist darauf hinzuweisen, daß die Abmessungen der Kontaktlöcher an Source- und Drainzone 4, 4' die gleichen sind wie die Abmessungen der Source- und Drainzone 4, 4' und daß dabei keine Ausricht- bzw. Justiertoleranz gegeben ist. Der Grund für letzteres ist folgender: 1. Da die Gateelektrode 7 in einer tiefen Lage eingegraben ist, so daß ein großer lotrechter Abstand zwischen der Oberseite der Gateelektrode und der Kontaktoberfläche vorliegt, ist die Möglichkeit für einen Kurzschluß zwischen der Verdrahtung 10 und der Gateelektrode 7 auch dann nicht gegeben, wenn die Position bzw. Lage des Kontaktlochs abweicht. 2. Da die Übergangszone von Source- und Drainzone ausreichend tief ist, ist die Möglichkeit für einen Übergangszonenbruch oder eine -unterbrechung durch die Verdrahtung 10 auch dann nicht gegeben, wenn die Lage des Kontaktlochs so abweicht, daß es den Isolierbereich 3 überdeckt. Es ist daher nicht nötig, den Spielraum in einem Abschnitt oder Bereich um das Kontaktloch herum vorzusehen, so daß auf diese weise eine weitere Miniaturisierung des Most-Transistors gewährleistet werden kann.
• Die 3A his 5C veranschaulichen Abwandlungen der Herausführanordnung der Gateelektrode 7 bei dem ersten Beispiel. Der Inhalt der 3A, 4A, 5A bzw. 3B, 4B, 5B ist oben bereits erläutert worden. Zur einfacheren Ausbildung eines Kontakts zwischen der Verdrahtung 10 und der Gateelektrode 7 ist es zweckmäßig, den Kontakt außerhalb der Rille des Gate-Grabens 5 zu formen. Gemäß den 3A his 3C und 4A his 4C ist es somit z.B. wünschenswert und zweckmäßig, ein Gateelektroden-Herausführmuster 7' außerhalb des Gate-Grabens 5 und einen Kontakt zwischen der Verdrahtung 10 und dem Muster 7 zu formen. Gemäß den 5A his 5C ist es jedoch auch möglich, ohne Ausbildung des Herausführmusters 7' unmittelbar einen Kontakt für die in den Graben 5 eingegrabene Gateelektrode 7 auszubilden.
• Wie bei dem ersten Beispiel ist in dem in den 3A his 3C dargestellten Fall das mit der Gateelektrode 7 verbundene Herausführmuster 7' gleichzeitig mit den Mustern der Gateelektrode 7 außerhalb des Bereichs des Gate-Grabens 5 bzw. aus diesem heraus geformt worden. Infolgedessen ist der Kontakt zwischen der Gateelektrode 7 und der Verdrahtung 10 außerhalb des Bereichs des Gate-Grabens 5 hergestellt. Bei dem in den 4A his 4C dargestellten Beispiel ist das Herausführmuster 7' innerhalb des Bereichs des Gate-Grabens 5 geformt, jedoch oberhalb der Grabenrille angeordnet, wobei auch der Kontakt 9 oberhalb des Grabens 5 geformt ist.
• Bei einem in den 5A his 5C dargestellten Beispiel wird das Herausführmuster 7' nicht benutzt. Die Gateelektrode 7 bleibt daher in der Rille des Grabens 5 eingegraben. Der Kontakt 9 wird in diesem Fall durch Ätzen des Isolierfilms 8 zur Bildung eines Kontaktlochs geformt, welches die eingegrabene Gateelektrode 7 erreicht. Dabei kann der Kontakt 9 nicht nur an der Oberseite der Gateelektrode 7 sondern auch auf ihrer Seitenfläche bzw. Flanke geformt sein oder werden, indem die Weite des Kontaktlochs gemäß 5B größer als die Breite des Gate-Grabens 5 eingestellt wird. Infolgedessen kann die Kontaktflache hinter Verringerung des Kontaktwiderstands vergrößert sein.
• [Beispiel 2]
• Die 6A und 6B, deren Inhalt eingangs bereits erläutert worden ist, veranschaulichen ein zweites Beispiel in Anwendung auf die Speicherzellenstruktur eines DRAMs.
• Bei diesem Beispiel, das nicht Gegenstand der Erfindung ist, ist eine DRAM-Speicherzelle durch einen MOS-Transistor und einen Kondensator gebildet. Der MOS-Transistor ist vollständig in einen Gate-Graben 5 eingegraben; der Kondensator ist längs der Wandfläche des Gate-Grabens 5 und der Oberfläche des Substrats 1 ausgebildet. Mit dieser Ausgestaltung kann eine DRAM-Speicherzelle erzielt werden, die miniaturisiert sein kann und ausgezeichnete Oberflächenflachheit aufweist. Da außerdem eine Plattenelektrode 12 auf der Gesamtoberfläche des Substrats 1 erzeugt ist, kann der Leitungs- oder Verdrahtungswiderstand der Plattenelektrode 12 unter Aufrechterhaltung eines stabilen elektrischen Potentials derselben reduziert sein, wodurch die Toleranz bzw. Beständigkeit gegenüber einem auf Bitleitungen und Wortleitungen wirkenden Störsignal verbessert ist.
• Ersichtlicherweise kann die Plattenelektrode 12 auf der Oberfläche des Substrats 1 flach ausgebildet sein, ohne in den Gate-Graben 5 eingelassen bzw. eingegraben zu sein.
• Für die Herstellung des DRAM-Speichers wird zunächst im Siliziumsubstrat 1 ein linearer (geradliniger) Elementisoliergraben 3 zur Gewahrleistung der Elementisolierung oder -trennung in der Richtung der Wortleitung ausgebildet. Sodann wird eine sag. Grabenisolierung durch Eingraben eins Isolierfilms, z.B. eines Siliziumoxidfilms, in den Graben 3 realisiert. Zur Bildung der Wortleitung 7 wird als nächstes ein linearer Gate-Graben 5 ausgebildet. Vorzugsweise wird der Gate-Graben 5 mit einer kleineren Tiefe als der Elementisoliergraben 3 geformt, um eine hohe Elementisolierfähigkeit des Isoliergrabens 3 aufrechtzuerhalten. Nach Erzeugung des Gateisolierfilms 6, z.B. eines Siliziumoxidfilms, werden sodann im Gate-Graben 5 die Wortleitung 7 und die Elektrode 7'' aus einem mit Phosphor dotierten Polysiliziumfilm gebildet.
• Die Elektrode 7'' wird nicht als Wortleitung benutzt, sondern wird als Elektrode zum isolieren bzw. Trennen von zwei auf ihren beiden Seiten liegenden Speicherzellen benutzt. Dies bedeutet, daß zwei in der Bitleitungsrichtung benachbarte Speicherzellen elektrisch voneinander isoliert bzw. getrennt werden, wenn ein die Elektrode 7'' als Gateelektrode aufweisender MOS-Transistor im AUS- bzw. Sperrzustand gehalten wird. Zu diesem Zweck wird das Potential der Elektrode 7'' auf einen festen Potentialpegel eingestellt, welcher diesen MOS-Transistor im Sperrzustand zu halten vermag.
• Die Wortleitung 7 und die Elektrode 7'' werden nach der an sich bekannten Rückätztechnik (etchback technique) ausgebildet. Zur Senkung des Verdrahtungswiderstands der Wortleitung 7 wird mittels einer Metallverdrahtung aus z.B. Al ein Nebenschluss für eine Anzahl von Zellen hergestellt. 1m Nebenschlußbildungsbereich kann ein Kontakt zwischen der Wortleitung 7 und der Metallverdrahtung nach einem der Verfahren gemäß den 3 bis 5 erzeugt werden.
• Sodann erfolgt ein Ionenimplantieren mit As oder P (Phosphor) als n-Typ-Fremdatom mit anschließendem Glühen zur Bildung der Source- und Drainzonen 4. Die Ionenimplantation wird vorzugsweise so durchgeführt, daß eine Kanalbildung verhindert ist, nachdem die Wortleitung 7 durch Oxidieren des oberen Bereichs der aus Polysilizium bestehenden Wortleitung 7 oder Eingraben eines anderen Isolierfilms am oberen Abschnitt der Wortleitung geschlitzt worden ist. wie bei dem ersten Beispiel kann dabei eine Fremdatomdotierung zur Ausbildung der Source- und Drainzonen 4 nach Ausbildung der Grabenisolierung 3 und vor Herstellung des die Gateelektrode bildenden Grabens 5 durchgeführt werden. Bei diesem Beispiel wirkt die Source/Drainzone 4 auch als Speicherelektrode des Kondensators.
• Anschließend wird ein Kondensatorisolierfilm 11, z.B. ein ONO-Film (Oxid-Nitrid-Oxid-Film) erzeugt, und es wird eine Plattenelektrode 12 (oder Elektrodenplatte) aus einem mit Phosphor dotierten Polysiliziumfilm gebildet. Bei dieser Ausführungsform wird die Plattenelektrode 12 mit einer kleinen Dicke geformt, so daß sie den Gate-Graben 5 nicht vollständig ausfüllt. Die Herstellung der Plattenelektrode erfolgt durch isotropes Ätzen. Als Ergebnis ist oder wird die Plattenelektrode 12 in der Tiefen-Richtung von der Oberfläche des Siliziumsubstrats 1, auf welchem der Bitleitungskontakt 13 geformt ist, getrennt. Das Auftreten eines Kurzschlusses zwischen einer Bitleitung 14 und der Plattenelektrode 12 kann dadurch einfach verhindert werden.
• Nach Erzeugung eines Zwischenebenenisolierfilms 8 wird anschließend ein Kontaktloch für den Bitleitungskontakt 13 gebildet; nach der Ausbildung der Bitleitung 14 ist die Halbleiteranordnung fertiggestellt.
• [Beispiel 3]
• Die 7A und 7B, deren Inhalt oben bereits erläutert worden ist, veranschaulichen den Speicherzellenaufbau eines DRAMs gemäß einem dritten Beispiel, das nicht Gegenstand der Erfindung ist.
• Bei dem zweiten Beispiel gemäß 6 sind Speicherzellen zur Ausbildung der Zellenanordnung einer sag. offenen Bitleitungskonfiguration dargestellt. Bei dem Beispiel nach 7 sind dagegen Speicherzellen zur Ausbildung der Zellenanordnung einer gefalteten (folded) Bitleitungskonfigu ration dargestellt.
• Wie im Fall von 6, ist die Speicherzelle gemäß diesem Beispiel durch einen vollkommen eingegrabenen Konkavtyp-MOS-Transistor und einen darauf ausgebildeten Kondensator geformt. Ein bei diesem Beispiel zuerst ausgebildeter Grabenisolierbereich 3 unterscheidet sich jedoch von dem linearen Graben gemäß 6 und ist oder wird so geformt, daß er den Insel-Elementbereich umgibt.
• Weiterhin ist oder wird bei diesem Beispiel im Bitleitungskontaktbereich auch eine Plattenelektrode 12 erzeugt. Ein Bitleitungskontakt 13 wird daher wie folgt ausgebildet: Zunächst wird bei der Herstellung eines Kontaktlochs das Ätzen an der Plattenelektrode 12 gestoppt, worauf die Plattenelektrode weggeätzt wird; sodann wird ein darunter liegender Kondensatorisolierfilm 11 zur Ausbildung des Kontaktlochs weggeätzt. weiterhin wird an der Seitenwand oder Flanke des Kontakts 13 ein Isolierfilm 8' erzeugt, um das Auftreten eines Kurzschlusses zwischen einer Bitleitung 14 und der Plattenelektrode 12 zu verhindern. Hierauf wird die Bitleitung 14 hergestellt.
• Da bei dem oben beschriebenen zweiten Beispiel die Plattenelektrode 12, mit Ausnahme des Bitleitungskontaktbereichs, auf der gesamten Oberfläche des Substrats 1 erzeugt ist, können im Vergleich zum zweiten Beispiel ein stabileres Potential der Plattenelektrode 12 und eine höhere Störsignaltoleranz oder -beständigkeit gewährleistet werden. Anders ausgedrückt, ist es auch bei dem zweiten Beispiel möglich, die Plattenelektrode 12, mit Ausnahme des Bitleitungskontaktbereichs, auf der Gesamtoberfläche des Substrats 1 zu erzeugen.
• Es ist darauf hinzuweisen, daß die Plattenelektrode 12 bei dem zweiten Beispiel erzeugt werden kann, ohne sie in den Gate-Graben 2 einzulassen oder einzugraben, wie dies bei der zweiten Ausführungsform spezifisch angegeben ist.
• [Ausführungsform 1]
• Die 8 und 9A his 9C, deren Inhalt oben bereits erläutert worden ist, veranschaulichen die Speicherzellenstruktur des DRAMs gemäß einer ersten Ausführungsform der Erfindung.
• Die Erfindung ist nicht auf eine Konfiguration beschrankt, bei welcher der Kondensator oberhalb der eingegrabenen Gateelektrode geformt ist, wie dies bei dem zweiten Beispiel nach den 6A und 6B oder dem dritten Beispiel gemäß den 7A und 7B der Fall ist. Die erste Ausführungsform nach den 8 und 9A, 9B veranschaulicht ein Beispiel, bei welchem der Kondensator unterhalb der eingegrabenen Gateelektrode ausgebildet ist. Bei dieser Ausführungsform wird eine sag. Kreuzungs- oder Koppelpunkt-Zellenstruktur angewandt, bei welcher in jedem Bereich oder jeder Zone, in welchem bzw. welcher die Wortleitung und die Bitleitung einander kreuzen, eine 1-Bit-Speicherzelle geformt ist.
• Bei dieser Ausführungsform ist oder wird eine I-Bit-Speicherzelle aus einem Kondensator und zwei MOS-Transistoren mit einer Parallelstruktur für jede Gateelektrode 7 geformt. Dies bedeutet, daß die paarigen MOS-Transistoren, welche die Gateelektrode 7 gemeinsam belegen, längs zweier gegenüber stehender lotrechter Seitenwände oder Flanken des Grabens 5, in dem die Gateelektrode 7 eingegraben ist, ausgebildet sind oder werden. Die Drainzonen 4 der beiden MOS-Transistoren sind zusammengeschaltet und dienen als Speicherelektrode des Kondensators. Aus diesem Grund wirken die beiden MOS-Transistoren als Einzeltransistor. Weiterhin ist oder wird eine aus Polysilizium bestehende Plattenelektrode 12 unterhalb der Gateelektrode 7 eingegraben und längs der Wortleitung im Graben 5 als Verdrahtung unterer Ebene unterhalb der Wortleitung 7 verlängert bzw. verlegt. Als Ergebnis ist längs der Wand eines Gate-Grabens 5 eine 1-Bit- Speicherzelle geformt.
• Ersichtlicherweise ist es möglich, eine umgekehrte Struktur anzuwenden, bei welcher die Plattenelektrode 12 auf der Gateelektrode 7 im Gate-Graben 5 erzeugt ist.
• Der DRAM gemäß der ersten Ausführungsform kann wie folgt hergestellt werden: Zur Gewahrleistung der Elementtrennung oder -isolierung in der Richtung der Wortleitung 7 wird zunächst ein linearer (geradliniger) Musterelement-Isoliergraben 3 ausgebildet. Nach der Erzeugung des Gate-Grabens 5 wird sodann eine als Speicherelektrode und Drainzone benutzte Diffusionsschicht 4 geformt. Wenn für die Ausbildung der Diffusionsschicht 4 die Schräg-Ionenimplantation angewandt wird, wird ein n-Typ-Fremdatom durch Ionenimplantation in den Gesamtbereich (einschließlich des Kanalbereichs) der Seitenwand oder Flanke des Grabens eingeführt. Wenn jedoch in diesem Fall nach der Ausbildung der Plattenelektrode 12 eine zusätzliche Kanal-Ionenimplantation vorgenommen wird, um den Schwellenwert des Most-Transistors zu steuern bzw. einzustellen, kann ein betriebsfähiger MOS-Transistor erzeugt werden. Wahlweise kann die Diffusionsschicht 4 nach einem geeigneten Verfahren selektiv im Speicherelektrodenbereich oder -abschnitt erzeugt werden.
• Die Plattenelektrode 12 wird in den Gate-Graben 5 mit dazwischen angeordnetem Kondensatorisolierfilm 11 eingegraben, worauf die Gateelektrode (Wortleitung) 7 mit dem dazwischen angeordneten Gateisolierfilm 6 eingegraben wird. Hierauf wird auf der Wortleitung 7 ein Stopperfilm 15 erzeugt. In dieser Stufe wird die Sourcezone 4' gebildet. Danach wird ein Zwischenebenen-Isolierfilm 8 erzeugt, worauf ein Bitleitungskontakt 13 und eine Bitleitung 14 geformt werden.
• Die Ausbildung des Bitleitungskontakts 13 gewährleistet ein Merkmal, das vom Stand der Technik verschieden ist. Genauer gesagt: das Muster des Bitleitungskontakts 13 wird die Wortleitung überlappend geformt. Da weiterhin der Bitleitungskontakt 13 auch an der Seitenwand des Grabens 5 gebildet wird, wird die Kontaktflache groß, so daß der Kontaktwiderstand reduziert sein kann.
• Darüber hinaus kann durch das Vorhandensein des Stopperfilms 15 das Auftreten eines Kurzschlusses zwischen der Wortleitung 7 und der Bitleitung 14 verhindert werden. Die Sourcezone 4' kann nach Ausbildung eines Kontaktlochs für die Erzeugung des Bitleitungskontakts 13 nach einem geeigneten Verfahren, wie Ionenimplantation, erzeugt werden.
• Der Stopperfilm 15 kann aus einem Isolierfilm oder einem leitfähigen Film bestehen. Bei Verwendung des leitfähigen Films ist es jedoch zur Erzielung der Elementtrennung in der Wortleitungsrichtung nötig, die Kontinuität des leitfähigen Films dadurch zu unterbrechen, daß in ihm ein Isoliermuster, wie der Grabentrennisolator 3, eingefugt wird.
• Als für den Stopper 15 benutzter isolierfilm wird zweckmäßig z.B. ein Siliziumnitridfilm benutzt. Dabei wird vorzugsweise als Zwischenebenen-Isolierfilm 8 ein Siliziumoxidfilm verwendet. Bei Anwendung der beschriebenen Kombination kann der folgende Vorteil erzielt werden: Wenn der Siliziumoxidfilm 8 durch reaktives Ionenstrahlätzen bzw. nach dem RIE-Verfahren geätzt wird, wird zu dem Zeitpunkt, zu dem das Siliziumsubstrat belichtet und dem RIE-Verfahren unterworfen wird, auf der Oberfläche des Siliziumsubstrats ein Polymer geformt und abgelagert. Da das Polymer für das reaktive Ionenstrahlätzen resistent ist, wird der Ätzvorgang gestoppt. Da das Polymer auch auf dem Siliziumnitridfilm entsteht, wird die Stopperfähigkeit des Nitridfilms verbessert, und das Ätzen kann durch den Siliziumnitridfilm zuverlässig gestoppt werden.
• Es ist wesentlich, darauf hinzuweisen, daß der als Stopper verwendete Siliziumnitridfilm 15 in einer Lage unterhalb des Siliziumnitridfilms 8 erzeugt wird; als Ergebnis ist der Siliziumoxidfilm 8 dem Ätzprozeß nicht mehr unterworfen, wenn das Ätzen den Siliziumnitridfilm 15 erreicht hat. Dies beruht auf dem folgenden Grund: Als Reaktionsprodukt des RIE-Verfahrens am Siliziumoxid entsteht Sauerstoff. Wenn somit der Siliziumoxidfilm 8 noch geätzt wird, wenn der Ätzvorgang den Siliziumnitridfilm 15 erreicht hat, entsteht Sauerstoff, der mit dem auf dem Nitridfilm 15 abgelagerten Polymer reagiert. Infolgedessen wird das Polymer beseitigt und die Stopperfähigkeit des Nitridfilms 15 herabgesetzt.
• Im Fall der Ausbildung der Gateelektrode in der weise, daß – wie im herkömmlichen Fall – von der Siliziumsubstratoberfläche (Kontaktbildungsflache) nach oben ragt, kann daher ein ausreichender Ätzstoppereffekt nicht erreicht werden, auch wenn der Siliziumnitridfilm zum Schutze der Gateelektrode vor dem Ätzen benutzt wird. Dies ist deshalb der Fall, weil der Zwischenebenen-Isolierfilm (Siliziumoxidfilm), der eine Anfangsdicke entsprechend der Gesamtfilmdicke aus dem Siliziumnitridfilm und der Gateelektrode besitzt, zu dem Zeitpunkt, zu dem die Ätzfront den Siliziumnitridfilm auf der Gateelektrode erreicht und die Oberfläche des Siliziumnitridfilms freigelegt wird, noch vorhanden ist. Infolgedessen muß im herkömmlichen Fall der Siliziumnitridfilm als Ätzstopper wirken, wenn der restliche oder verbleibende Siliziumoxidfilm noch geätzt wird. Wenn dagegen der Siliziumoxidfilm nach dem RIE-Verfahren geätzt wird, entsteht Sauerstoff, wodurch die Wirkung des mit Siliziumnitridfilms als Ätzstopper erheblich verschlechtert wird.
• Wie sich aus obiger Beschreibung ergibt, ist bei der Ausbildung eines selbstjustierten Kontakts die Struktur, bei welcher die Gateelektrode 7 in den Gate-Graben 5 eingegraben ist, äußerst wünschenswert. Der auf diesem Vorteil bezogene strukturelle Faktor ist lediglich die Lagenbeziehung in der Vertikalrichtung zwischen dem Zwischenebenen-Isolierfilm 8, dem Stopperfilm 13 und dem Kontaktbildungsbereich 13. Sofern dieser Faktor erhalten bleibt, kann der angegebene Vorteil auch dann erzielt werden, wenn andere strukturelle Faktoren verschiedentlich modifiziert werden.
• [Ausführungsform 2]
• Die 10 und 11A his 11C, deren Inhalt oben bereits erläutert worden ist, veranschaulichen gemeinsam die Speicherzellenstruktur eines DRAMs gemäß einer zweiten Ausführungsform der Erfindung.
• Bei dieser Ausführungsform sind zwei Kondensatoren und zwei MOS-Transistoren unter Nutzung zweier gegenüber stehender lotrechter Wandflächen einer durch benachbarte Gate-Graben 5 gebildeten Siliziumsäule geformt.
• Bei der Ausführungsform nach 8 sowie den 9A his 9C ist eine Miniaturisierung durch Verkleinerung des Abstands zwischen benachbarten Gate-Graben 5 begrenzt, weil die Dateneinheiten benachbarter Speicherzellen einander stören, wenn die Speicherelektroden der Zellen dicht nebeneinander angeordnet sind. wie aus 11A deutlich hervorgeht, werden daher bei dieser Ausführungsform zur Trennung benachbarter Speicherzellen die beiden im folgenden beschriebenen Strukturen angewandt.
• Die erste Struktur besteht darin, daß zwei Gateelektroden (Wortleitungen) 7 in einem Gate-Graben 5 eingegraben werden oder sind, um die beiden an den zwei gegenüber stehenden lotrechten Wandflächen der Siliziumsäule geformten MOS-Transistoren einander paarweise zuzuordnen. Der paarige MOS-Transistor weist eine gemeinsame Sourcezone 4 auf. Die zweite Struktur besteht darin, daß ein Isolierfilm 16 in den Bodenabschnitt des Gate-Grabens 5 eingegraben ist oder wird, um im einen Gate-Graben 5 zwei elektrisch voneinander getrennte Speicherelektroden 4' auszubilden. Diese untere oder Bodentrennung durch den Isolierfilm 16 ermöglicht die paarweise Zuordnung der beiden, an den zwei gegenüberliegenden Wandflächen der Siliziumsäule geformten Kondensatoren. wie in der Zeichnung in gestrichelten Linien angegeben, ist es möglich, hinter dem Isolierfilm 16 eine p-Typ-Diffusionsschicht 16' zur Verbesserung der Trennfähigkeit zu erzeugen.
• Bei dieser Ausführungsform kann ein Abstand der paarigen MOS-Transistoren und der paarigen Kondensatoren ohne jedes Problem verkleinert werden. Aufgrund der Verkleinerung des Abstands zwischen den benachbarten Gate-Graben 5 kann somit der DRAM gemäß dieser Ausführungsform weiter miniaturisiert sein.
• Als vollkommen andere Methode kann eine Transistortrennung angewandt werden, bei welcher die Trennung (isolation) durch Eingraben eines leitfähigen Films über einen dünnen Isolierfilm und Einstellen des Potentials des leitfähigen Films auf einen festen Potentialpegel erreicht wird.
• Darüber hinaus ist es bei der zweiten Ausführungsform möglich, eine andere Struktur oder Ausgestaltung anzuwenden, bei welcher die Plattenelektrode 12 auf der Gateelektrode 7 im Gate-Graben 5 gebildet ist. Weiterhin ist es möglich, in Bezug auf eine Spalte 2-Bit-Speicherzellen herzustellen.

Claims (5)

1. Halbleiteranordnung, umfassend: ein Halbleiterstubstrat (1) eines ersten Leitungstyps, einen in einer vorgegebenen Tiefe von der Oberfläche des Halbleiterstubstrats (1) aus geformten Grabentyp-Elementtrennbereich (3), einen vom Elementrennbereich (3) umgebenen Elementbereich des ersten Leitungstyps, einen zur Bildung einer Gateelektrode (7) dienenden Gate-Graben (5), der im Halbleiterstubstrat (1) mit einer kleineren Tiefe als der Elementtrennbereich (3) geformt ist und durch den Elementbereich und den Elementtrennbereich (3) verläuft, zwei Paare von im Elementbereich ausgebildeten und voneinander getrennten, längs der Seitenwand des Gate-Grabens (5) angeordneten Source- und Drainzonen (4, 4') eines zweiten Leitungstyps, wobei die Sourcezonen (4') näher an der Oberfläche des Halbleitersubstrats angeordnet sind als die Drainzonen (4), und eine über einen Gateisolierfilm in den Gate-Graben (5) eingelassene oder eingegrabene und in einer Position entsprechend einem Kanalbereich zwischen Source- und Drainzonen (4, 4') angeordnete Gateelektrode (7), wobei die Oberseite der Gateelektrode (7) zwischen der Bodenfläche der Sourcezonen (4') und der Oberfläche des Halbleitersubstrats (1) liegt, die zwei Paare von Source- und Drainzonen entlang zwei gegenüberliegenden vertikalen Seitenwänden des Gate-Grabens (5) ausgebildet und die Drainzonen (4) miteinander verbunden sind, und die Gateelektrode (7) für die zwei Paare von Source- und Drainzonen gemeinsam vorgesehen ist.
2. Halbleiteranordnung, umfassend: ein Halbleiterstubstrat (1) eines ersten Leitungstyps, einen in einer vorgegebenen Tiefe von der Oberfläche des Halbleiterstubstrats (1) aus geformten Grabentyp-Elementtrennbereich (3), einen vom Elementtrennbereich (3) umgebenen Elementbereich des ersten Leitungstyps, einen zur Bildung einer Gateelektrode (7) dienenden Gate-Graben (5), der im Halbleiterstubstrat (1) mit einer kleineren Tiefe als der Elementtrennbereich (31 geformt ist und durch den Elementbereich und den Elementtrennbereich (3) verläuft, zwei Paare von im Elementbereich ausgebildeten und voneinander getrennten, längs der Seitenwand des Gate-Grabens (5) angeordneten Source- und Drainzonen (4, 4') eines zweiten Leitungstyps, wobei die Sourcezonen (4) näher an der Oberfläche des Halbleitersubstrats angeordnet sind als die Drainzonen (4'), und zwei über einen Gateisolierfilm in den Gate-Graben (5) eingelassene oder eingegrabene Gateelektroden (7), von denen jede in einer Position entsprechend einem Kanalbereich zwischen Source- und Drainzonen (4, 4') angeordnet ist, wobei die Oberseite der Gateelektroden (7) zwischen der Bodenfläche der Sourcezonen (4) und der Oberfläche des Halbleitersubstrats (1) liegt, die zwei Paare von Source- und Drainzonen entlang zwei gegenüberliegenden vertikalen Seitenwänden des Gate-Grabens (5) ausgebildet sind, jede Sourcezone (4) mit einer weiteren Sourcezonen (4) eines benachbarten Transistors verbunden ist, der in einem benachbarten Gate-Graben auf ähnliche Weise ausgebildet ist, wobei die verbundenen Sourcezonen (4) gemeinsam für die beiden benachbarten Transistoren genutzt werden, und die Drainzonen (4') voneinander getrennt sind.
3. Halbleiteranordnung nach Anspruch 1 oder 2, gekennzeichnet durch eine Kondensatorelektrode, die in den Gate-Graben über einen Kondensatorisolierfilm eingegraben und unter der Gatelektrode ausgebildet ist, wobei eine der Source- und Drainzonen als Speicherknotenpunkt eines Kondensators dient.
4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß auf der Gateelektrode (7) ein Stopperisolierfilm (15) erzeugt ist, der bei der Ausbildung eines Kontaktlochs zur Source- oder Drainzone (4') durch Ätzen als Ätzstopper dient,
5. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Graben (203) für den Elementtrennbereich (3) und der Gate-Graben (204) mit sich vorwärts verjüngenden oder aufwärts erweiternden Seitenwänden geformt sind, so daß die effektive Kanalbreite vergrößert ist.