DE102008023622B4 - Verfahren zum Herstellen einer DRAM-Vorrichtung mit einer dielektrischen Gate-Schicht mit mehreren Dicken - Google Patents

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Abstract

Verfahren zum Herstellen einer DRAM-Vorrichtung (1), umfassend: Bereitstellen eines Halbleitersubstrats (102) mit einem Speicherfeldbereich (100) und einem Unterstützungsschaltkreisbereich (200), wobei ein erstes vertieftes Gate (121) innerhalb des Speicherfeldbereichs (100) angeordnet wird und ein zweites vertieftes Gate (221) innerhalb des Unterstützungsschaltkreisbereichs (200) angeordnet wird; und Bereitstellen einer ersten dielektrischen Gate-Schicht (125), die zwischen dem ersten vertieften Gate (121) und dem Halbleitersubstrat (102) ausgebildet wird, wobei die erste dielektrische Gate-Schicht (125) eine einheitliche Dicke aufweist;wobei eine zweite dielektrische Gate-Schicht (225) zwischen dem zweiten vertieften Gate (221) und dem Halbleitersubstrat (102) ausgebildet wird, wobei die zweite dielektrische Gate-Schicht (225) unterschiedliche Dicken aufweist, die bei Ausbildung der ersten dielektrischen Gate-Schicht (125) und der zweiten dielektrischen Gate-Schicht (225) in einem Vorgang aufgrund eines Neigungswinkel-Ionenimplantierungsvorgangs derart, dass die Seitenwand des ersten vertieften Gate-Grabens nicht beeinträchtigt wird, bevor die dielektrischen Schichten gebildet werden, mit unterschiedlichen Wachstumsraten ausgebildet werden.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Transistorvorrichtung mit einer dielektrischen Schicht mit mehreren Dicken gemäß dem Oberbegriff des Anspruchs 1. DRAM-Vorrichtungen, die ein Halbleitersubstrat mit einem Speicherfeldbereich und einem Unterstützungsschaltkreisbereich aufweisen, wobei ein erstes vertieftes Gate innerhalb des Speicherfeldbereichs angeordnet ist und ein zweites vertieftes Gate innerhalb des Unterstützungsschaltkreisbereichs angeordnet ist, und wobei das erste und das zweite vertiefte Gate im Halbleitersubstrat eingelegt sind, und eine erste dielektrische Gate-Schicht zwischen dem ersten vertieften Gate und dem Halbleitersubstrat und eine zweite dielektrische Gate-Schicht zwischen dem zweiten vertieften Gate und dem Halbleitersubstrat angeordnet sind, und deren Herstellungsverfahren, sind aus der US 2004/0224476 A1 und der DE 10 2006 034 772 A1 bekannt. US 5 640 034 A beschreibt einen Graben-DMOS-Transistor, bei dem das Gate von einem Dielektrikum unterschiedlicher Dicke umgeben ist.
  • DRAM-Zellen werden typischerweise mit relativ hohen Spannungen betrieben. Um die Leistung der DRAM-Zellen aufrechtzuerhalten, ist die Betriebssicherheit der dielektrischen Gate-Schicht der Hochspannungs-MOS-Transistorvorrichtungen, die im Unterstützungsschaltkreis des DRAM angeordnet sind, sehr wichtig.
  • Um das störende Problem der Borpenetration zu lösen, das typischerweise in einer P+-Gate-MOS-Transistorvorrichtung auftritt, wird derzeit eine bekannte abgekoppelte Plasmanitridierungs- oder DPN-Technik eingesetzt, um Stickstoff in die dielektrische Gate-Schicht in der DRAM-Unterstützungsschaltung einzuleiten. Jedoch verschlechtert die Einleitung einer hohen Konzentration von Stickstoffatomen in die dielektrische Gate-Schicht der Hochspannungs-N+-Gate-MOS-Transistoren die Betriebssicherheit der dielektrischen Gate-Schicht.
  • Angesichts dessen besteht eine starke Nachfrage in der Industrie, eine Lösung bereitzustellen, wenn es um einen Kompromiss zwischen der Leistungsfähigkeit der P+-Gate-MOS-Transistorvorrichtungen des DRAM-Unterstützungsschaltkreises und der Betriebssicherheit der dielektrischen Gate-Schicht der Hochspannungs-N+-Gate-MOS-Transistorvorrichtungen geht.
  • Vor diesem Hintergrund zielt die vorliegende Erfindung darauf ab, ein verbessertes Verfahren zum Herstellen einer NMOS-Transistorvorrichtung in dem DRAM-Unterstützungsschaltkreis bereitzustellen, das nicht nur die Leistungsfähigkeit der Niederspannungs-P+-Gate-MOS-Transistorvorrichtung des DRAM-Unterstützungsschaltkreises verbessert, sondern auch die Betriebssicherheit der dielektrischen Gate-Schicht der Hochspannungs-N+-Gate-MOS-Transistorvorrichtungen erhöht.
  • Dieses Ziel wird durch ein Verfahren zum Herstellen einer DRAM-Vorrichtung gemäß Anspruch 1 erreicht. Die abhängigen Ansprüche betreffen entsprechende Weiterentwicklungen und Verbesserungen.
  • Nachfolgend wird die Erfindung weiter anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen erläutert, in denen:
  • 1 ein schematisches Querschnittsdiagramm ist, das einen Bereich einer DRAM-Vorrichtung zeigt, die gemäß einem bevorzugten Ausführungsbeispiel dieser Erfindung hergestellt ist,
  • 2 und 3 schematische Querschnittsdiagramme sind, die das erfindungsgemäße Verfahren zum Ausbilden der asymmetrischen dielektrischen Gate-Schicht 225 der Hochspannungs-MOS-Transistorvorrichtung 20 gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung zeigen.
  • 1 ist ein schematisches Querschnittsdiagramm, das einen Bereich einer DRAM-Vorrichtung 1 zeigt, die gemäß einem bevorzugten Ausführungsbeispiel dieser Erfindung hergestellt ist. Wie in 1 gezeigt, umfasst die DRAM-Vorrichtung 1 einen Speicherfeldbereich 100 und einen Unterstützungsschaltkreisbereich 200. Eine Vielzahl von Speicherzellen 10 sind in dem Speicherfeldbereich 100 vorgesehen und jede der Speicherzellen 10 besteht aus einer erweiterten U-förmigen Vorrichtung 12 und einem Deep-Trench-Kondensator 14 (deep trench = tiefer Graben).
  • Der Einfachheit halber ist nur eine Speicherzelle 10 in 1 dargestellt. Die vorgenannte erweiterte U-förmige Vorrichtung 12 ist auch als RCAT (Recess Channel Array Transistor – Feldtransistor mit vertieftem Kanal) oder MOS-Transistor-Vorrichtung mit vertieftem Gate bekannt.
  • Die erweiterte U-förmige Vorrichtung 12 umfasst ein vertieftes Gate 121, einen Source-Dotierbereich 123, einen Drain-Dotierbereich 124 und eine dielektrische Gate-Schicht 125, wobei das vertiefte Gate 121 in einen Gate-Graben 122 eingelegt ist, der in eine vorbestimmten Tiefe eines Halbleitersubstrats 102 geätzt ist. Das vertiefte Gate 121 kann Polysilizium, Metalle oder eine beliebige Kombination daraus enthalten. Die dielektrische Gate-Schicht 125 kann Siliziumoxid (SiO2) enthalten.
  • Der Gate-Graben 122 umfasst eine vertikale Seitenwand 122a und einen U-förmigen Boden 122b. Der U-förmige Kanal 126 der erweiterten U-förmigen Vorrichtung 12 liegt direkt am U-förmigen Boden 122b.
  • Der Deep-Trench-Kondensator 14 umfasst eine dotierte Polysiliziumschicht 141 und eine dielektrische Seitenwand-Kondensatorschicht 142 wie z. B. eine dielektrische Oxid-Nitrid-Oxid-Struktur (ONO). Die dotierten Polysiliziumschichten 141 dienen als oberste Elektrode des Deep-Trench-Kondensators 14.
  • Der Einfachheit halber ist nur der obere Bereich des Deep-Trench-Kondensators 14 schematisch in 1 gezeigt, während der untere Bereich des Deep-Trench-Kondensators einschließlich der verdeckten Platte (Kondensatorbodenplatte) nicht gezeigt ist.
  • Ein sog. SSBS-Prozess (Single-Sided Buried Strap – einseitig verdeckter Streifen) wird durchgeführt, um einen einseitig verdeckten Streifen 143 in dem oberen Bereich des Deep-Trench-Kondensators 14 auszubilden. Nachfolgend wird eine Grabenoberseiten-Isolierschicht, wie eine TTO-Schicht (Trench Top Oxide-Schicht) 144 ausgebildet. Die TTO-Schicht 144 kann aus Siliziumoxid bestehen, das durch hochdichte plasmaunterstützte chemische Gasphasenabscheidungsverfahren abgeschieden wird.
  • Der vorgenannte SSBS-Prozess umfasst allgemein die Schritte: Zurückätzen der dielektrischen Seitenwandkondensatorschicht 142 und des dotierten Polysiliziums (oder des sog. Poy-2) 141 auf eine erste Tiefe; Auffüllen der Vertiefung mit einer weiteren Schicht aus Polysilizium (oder sog. Poy-3); Zurückätzen des Poy-3 auf eine zweite Tiefe; Ausbilden eines asymmetrischen Abstandshalters auf der inneren Seitenwand der Vertiefung; Wegätzen des Poy-3 und des Poy-2, die nicht vom asymmetrischen Abstandshalter bedeckt sind; Füllen der Vertiefung mit einer TTO-Isolierschicht; und chemisch-mechanisches Polieren der TTO-Isolierschicht, um die TTO-Schicht 144 auszubilden.
  • Wie in 1 gezeigt, ist der Drain-Dotierbereich 124 der erweiterten U-förmigen Vorrichtung 12 mit einem Ausgangsdiffusionsbereich 145 gekoppelt, der benachbart zu dem einseitig verdeckten Streifen 143 des Deep-Trench-Kondensators 14 liegt. Der leitfähige Stecker 130, der Source-Dotierbereich 123 der erweiterten U-förmigen Vorrichtung 12, der eingeschaltete U-förmige Kanal 126, der Drain-Dotierbereich 124 und der Ausgangsdiffusionsbereich 145 bilden einen leitfähigen Pfad zwischen der Bitleitung und der obersten Elektrode des Deep-Trench-Kondensators 14. Elektronen oder elektrischer Strom fließen durch den vorgenannten leitfähigen Pfad, um eine Datenspeicherung oder einen Datenzugriff zu erzielen.
  • Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung hat der Gate-Graben 122 der erweiterten U-förmigen Vorrichtung 12, die zur Aufnahme des vertieften Gates 121 verwendet wird, eine Tiefe d1 im Bereich zwischen 150 nm und 250 nm (1500 Å und 2500 Å) und eine Breite w1 im Bereich zwischen 20 nm und 60 nm (200 Å und 600 Å) (1 Å (Ångström) = 100 pm = 10–10 m (Meter)).
  • Gemäß dem mit dem erfindungsgemäßen Verfahren hergestellten DRAM sind zumindest eine Hochspannungs-MOS-Transistorvorrichtung 20 und ein Niederspannungs-MOS-Transistorvorrichtung 30 in dem Unterstützungsschaltkreisbereich 200 des Halbleitersubstrats 102 angeordnet. Eine flache Grabenisolierstruktur (STI-Struktur) 104 kann zwischen der Hochspannungs-MOS-Transistorvorrichtung 20 und der Niederspannungs-MOS-Transistorvorrichtung 30 ausgebildet sein, um die Hochspannungs-MOS-Transistorvorrichtung 20 von der Niederspannungs-MOS-Transistorvorrichtung 30 zu isolieren.
  • Die Hochspannungs-MOS-Transistorvorrichtung 20 umfasst ein vertieftes Gate 221, einen Source-Dotierbereich 223, einen Drain-Dotierbereich 224 und eine dielektrische Gate-Schicht 225. Das vertiefte Gate 221 ist in einen Gate-Graben 222 eingelegt, der in eine vorbestimmte Tiefe eines Halbleitersubstrats 102 geätzt ist. Das vertiefte Gate 221 kann Polysilizium, Metalle oder jede beliebige Kombination daraus enthalten. Die dielektrische Gate-Schicht 225 kann Siliziumoxid (SiO2) enthalten.
  • Gemäß dem mit dem erfindungsgemäßen Verfahren hergestellten DRAM ist die Hochspannungs-MOS-Transistorvorrichtung 20 ein NMOS-Transistor und das vertiefte Gate 221 ist ein N+-dotiertes Polysiliziumgate. Der Source-Dotierbereich 223 kann ferner einen stark dotierten N+-Dotier-Oberflächenbereich 223a umfassen und der Drain-Dotierbereich 224 kann ferner einen stark dotierten N+-Dotier-Oberflächenbereich 224a umfassen.
  • Der Gate-Graben 222 ist in zwei Bereiche unterteilt: eine vertikale Seitenwand 222a und einen U-förmigen Boden 222b. Der U-förmige Kanal 226 der Hochspannungs-MOS-Tranistorvorrichtung 20 liegt direkt am U-förmigen Boden 222b. Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung hat der Gate-Graben 222, der zum Aufnehmen des vertieften Gates 221 verwendet wird, eine Tiefe d2, die gleich der Tiefe d1 ist, wobei d2 zwischen 150 nm und 250 nm (1500 Å und 2500 Å) liegt, während der Gate-Graben 222 eine Breite w2 im Bereich zwischen 130 nm und 160 nm (1300 Å und 1600 Å) aufweist, was viel breiter als w1 ist.
  • Ein relevantes Merkmal dieser Erfindung ist, dass die Gate-Struktur der Hochspannungs-MOS-Transistorvorrichtung 20 in dem Unterstützungsschaltkreisbereich 200 und die Gate-Struktur der erweiterten U-förmigen Vorrichtung 12 in dem Speicherfeldbereich 100 beide in das Halbleitersubstrat 102 eingelegt sind. Dadurch sind die Herstellungsvorgänge der Nochspannungs-MOS-Transistorvorrichtung 20 und der erweiterten U-förmigen Vorrichtung 12 kompatibel.
  • Ein weiteres relevantes Merkmal der vorliegenden Erfindung ist, dass die dielektrische Gate-Schicht 225 der Hochspannungs-MOS-Transistorvorrichtung 20 unterschiedliche und variable Dicken aufweist, wodurch sie eine asymmetrische dielektrische Gate-Schichtstruktur darstellt, wobei die dickere dielektrische Gate-Schicht 225a zwischen dem vertieften Gate 221 und dem Drain-Dotierbereich 224 der Hochspannungs-MOS-Transistorvorrichtung 20 angeordnet ist, während die dünnere dielektrische Gate-Schicht 225b zwischen dem vertieften Gate 221 und dem Source-Dotierbereich 223 liegt.
  • Die dielektrische Gate-Schicht 225b erstreckt sich von der vertikalen Seitenwand 222a des Gate-Grabens 222 angrenzend an den Source-Dotierbereich 223 hinab zum U-förmigen Boden 222b. Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung hat die dielektrische Gate-Schicht 225a eine Dicke im Bereich zwischen 15 nm und 30 nm (150 Å und 300 Å) und die dielektrische Gate-Schicht 225b hat eine Dicke im Bereich zwischen 2 nm und 6 nm (20 Å und 60 Å).
  • Gemäß dem mit dem erfindungsgemäßen Verfahren hergestellten DRAM ist die Niederspannungs-MOS-Transistorvorrichtung 30 ein Planarkanal-PMOS-Transistor mit einem Gate 321, einem P+-Source-Dotierbereich 323, einem P+-Drain-Dotierbereich 324 und einer dielektrischen Gate-Schicht 325. Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung ist das Gate 321 ein P+-dotiertes Polysilizium-Gate. Ein Abstandshalter 330 kann auf der Seitenwand des Gates 321 ausgebildet sein. Der P+-Source-Dotierbereich 323 kann ferner einen leicht dotierten Drain-Bereich (LDD-Bereich) 323a umfassen und der P+-Drain-Dotierbereich 324 kann ferner einen LDD-Bereich 324a umfassen. Ein Planarkanal 326 ist zwischen den LDD-Bereichen 323a und 324a definiert.
  • 2 und 3 sind schematische Querschnittsdiagramme, die das erfindungsgemäße Verfahren zum Ausbilden der asymmetrischen dielektrischen Gate-Schicht 225 der Hochspannungs-MOS-Transistorvorrichtung 20 in Übereinstimmung mit dem bevorzugten Ausführungsbeispiel dieser Erfindung zeigen, wobei gleiche Bezugszeichen gleiche Bereiche, Schichten oder Strukturen bezeichnen. Wie in 2 gezeigt, sind eine dielektrische Unterbauschicht 402 und eine Nitrid-Unterlagenschicht 404 auf der Hauptoberfläche des Halbleitersubstrats 102 vorgesehen. Nachfolgend werden ein herkömmlicher Lithographieprozess und ein herkömmlicher Ätzprozess durchgeführt, um einen Gate-Graben 122 in dem Speicherfeldbereich 100 bzw. einen Gate-Graben 222 in dem Unterstützungsschaltkreisbereich 200 auszubilden. Der Gate-Graben 122 umfasst eine vertikale Seitenwand 122a und einen U-förmigen Boden 122b und der Gate-Graben 222 umfasst eine vertikale Seitenwand 222a und einen U-förmigen Boden 222b.
  • Die Tiefe des Gate-Grabens 122 und die Tiefe des Gate-Grabens 222 sind im Wesentlichen gleich. Jedoch hat der Gate-Graben eine Breite w2, die viel breiter als die Breite (w1) des Gate-Grabens 122 ist. Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung liegt w2 zwischen 130 nm und 160 nm (1300 Å und 1600 Å) und w1 liegt zwischen 20 nm und 60 nm (200 Å und 600 Å).
  • Nachfolgend wird ein Neigungswinkel-Ionenimplantierungsvorgang durchgeführt, um vorab ausgewählte Dotiersubstanzen, wie Fluor, in eine einzelne Seite der vertikalen Seitenwand 222a des Gate-Grabens 222 in einem vorbestimmten Winkel θ zu implantieren. Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung können die vorgenannten Dotiersubstanzen während des Neigungswinkel-Ionenimplantierungsvorgangs in einem kleinen Bereich des U-förmigen Bodens 222b implantiert werden.
  • Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung kann der o. g. vorbestimmte Winkel θ des Neigungswinkel-Ionenimplantierungsvorgangs zwischen 0 Grad und 30 Grad liegen, vorzugsweise zwischen 10 Grad und 15 Grad. Die vorgenanten Dotiersubstanzen können im nachfolgenden Oxidationsvorgang der dielektrischen Gate-Schicht den Unterschied der Wachstumsraten der dielektrischen Gate-Schicht zwischen einem dotierten Bereich und einem nicht-dotierten Bereich verursachen.
  • Die vorgenannten Dotiersubstanzen, die im Neigungswinkel-Ionenimplantierungsvorgang verwendet werden, beeinträchtigen die vertikale Seitenwand 122a und den U-förmigen Boden 122b des Gate-Grabens 122, insbesondere den U-förmigen Boden 122b, nicht, da die Breite des Gate-Grabens 112 in dem Speicherfeldbereich 100 viel geringer ist, als die des Gate-Grabens 222 in dem Unterstützungsschaltkreisbereich 200.
  • Wie in 3 gezeigt, wird nach dem Neigungswinkel-Ionenimplantierungsvorgang ein thermischer Oxidationsvorgang, wie ein Brennvorgang, durchgeführt, um eine dielektrische Gate-Schicht 125 innerhalb des Gate-Grabens 122 und eine dielektrische Gate-Schicht 225 innerhalb des Gate-Grabens 222 auszubilden. Die mit Fluor dotierte Einzelseite der vertikalen Seitenwand 222a des Gate-Grabens 222 weist eine schnellere Wachstumsrate der dielektrischen Schicht auf, als der nicht-dotierte Bereich innerhalb des Gate-Grabens 222. Deshalb wird eine dickere dielektrische Gate-Schicht 225a ausgebildet.
  • Die dielektrische Gate-Schicht 225 der Hochspannungs-MOS-Transistorvorrichtung 20 weist mindestens zwei unterschiedliche Dicken auf, wodurch sie eine asymmetrische dielektrische Gate-Schichtstruktur darstellt. Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung hat die dielektrische Gate-Schicht 225a eine Dicke im Bereich zwischen 15 nm und 30 nm (150 Å und 300 Å) und die dielektrische Gate-Schicht 225b hat eine Dicke im Bereich zwischen 2 nm und 6 nm (20 Å und 60 Å).
  • Wie oben erwähnt, beeinträchtigt der Neigungswinkel-Ionenimplantierungsvorgang die Transistorprozesse innerhalb des Speicherfeldbereichs 100 nicht, da die im Neigungswinkel-Ionenimplantierungsvorgang verwendeten Dotiersubstanzen nicht in die vertikale Seitenwand 122a und den U-förmigen Boden 122b des Gate-Grabens 122, insbesondere den U-förmigen Boden 122b des Gate-Grabens 122, implantiert werden.
  • Zusammenfassend offenbart die vorliegende Erfindung ein Verfahren zum Herstellen einer in einem Unterstützungsschaltkreis eines DRAM eingesetzte Transistorvorrichtung, die, ein Halbleitersubstrat mit einem Gate-Graben, ein vertieftes Gate, das in dem Gate-Graben eingelegt ist, einen Source-Dotierbereich, der an einer Seite des vertieften Gates angeordnet ist, einen Drain-Dotierbereich, der an der anderen Seite des vertieften Gates angeordnet ist, und eine dielektrische Gate-Schicht zwischen dem vertieften Gate und dem Halbleitersubstrat umfasst. Die dielektrische Gate-Schicht weist mindestens zwei Dicken auf, welche die Hochspannungs-Transistorvorrichtung asymmetrisch gestalten. Die dickere dielektrische Gate-Schicht liegt zwischen dem vertieften Gate und dem Drain-Dotierbereich, während die dünnere dielektrische Gate-Schicht zwischen dem vertieften Gate und dem Source-Dotierbereich liegt.

Claims (5)

  1. Verfahren zum Herstellen einer DRAM-Vorrichtung (1), umfassend: Bereitstellen eines Halbleitersubstrats (102) mit einem Speicherfeldbereich (100) und einem Unterstützungsschaltkreisbereich (200), wobei ein erstes vertieftes Gate (121) innerhalb des Speicherfeldbereichs (100) angeordnet wird und ein zweites vertieftes Gate (221) innerhalb des Unterstützungsschaltkreisbereichs (200) angeordnet wird; und Bereitstellen einer ersten dielektrischen Gate-Schicht (125), die zwischen dem ersten vertieften Gate (121) und dem Halbleitersubstrat (102) ausgebildet wird, wobei die erste dielektrische Gate-Schicht (125) eine einheitliche Dicke aufweist; wobei eine zweite dielektrische Gate-Schicht (225) zwischen dem zweiten vertieften Gate (221) und dem Halbleitersubstrat (102) ausgebildet wird, wobei die zweite dielektrische Gate-Schicht (225) unterschiedliche Dicken aufweist, die bei Ausbildung der ersten dielektrischen Gate-Schicht (125) und der zweiten dielektrischen Gate-Schicht (225) in einem Vorgang aufgrund eines Neigungswinkel-Ionenimplantierungsvorgangs derart, dass die Seitenwand des ersten vertieften Gate-Grabens nicht beeinträchtigt wird, bevor die dielektrischen Schichten gebildet werden, mit unterschiedlichen Wachstumsraten ausgebildet werden.
  2. Verfahren nach Anspruch 1, wobei das erste und das zweite vertiefte Gate (121, 221) N+-dotierte Polysilizium-Gates sind.
  3. Verfahren nach Anspruch 1, wobei sowohl das erste als auch das zweite vertiefte Gate (121, 221) Polysilizium umfasst.
  4. Verfahren nach Anspruch 1, wobei sowohl das erste als auch das zweite vertiefte Gate (121, 221) Metalle umfasst.
  5. Verfahren nach Anspruch 1, wobei sowohl das erste als auch das zweite vertiefte Gate (121, 221) eine Kombination aus Polysilizium und Metallen umfasst.
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