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Die vorliegende Erfindung bezieht
sich auf die Halbleitertechnologie und betrifft im spezielleren die
Ausbildung und Herstellung von Kondensatoren, die in DRAM-Anordnungen
(Dynamic Random Access Memories) verwendet werden. Das Augenmerk der
Erfindung besteht in der Verwendung dünner dielektrischer Abstandselemente
an den Seitenwänden des
Grabens einer Stapel-Graben-DRAM-Zelle zum Verhindern eines Diffundierens
von Phosphor-Dotierstoffatomen von der unteren Kondensatorplatte
in Zugriffstransistorkanalbereiche.
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Die Speicherzellen von DRAMs setzen
sich aus zwei Hauptkomponenten zusammen, nämlich einem Feldeffekttransistor
und einem Kondensator. Bei DRAM-Zellen, die einen herkömmlichen
planaren Kondensator verwenden, wird ein viel größerer Oberflächenbereich
des Chips für
den planaren Kondensator als für
den Feldeffekttransistor (FET) verwendet. Wortleitungen werden im
allgemeinen aus einer ersten Schicht aus dotiertem polykristallinem
Silizium, das im folgenden auch kurz als Polysilizium bezeichnet
wird, geätzt.
Ein dotierter Bereich des Siliziumsubstrats dient als untere Kondensatorplatte (Speicherknotenkondensatorplatte),
während
eine zweite Schicht aus dotiertem Polysilizium im allgemeinen als
obere Kondensatorplatte (Zellenplatte) wirkt. Obwohl sich planare
Kondensatoren im allgemeinen für
die Verwendung bei DRAM-Chips bis zum Niveau von 1 Megabit als geeignet
erwiesen haben, werden sie für
fortschrittlichere DRAM-Generationen als unverwendbar erachtet.
Da die Bauteildichte in Speicherchips zugenommen hat, hat das Schrumpfen
der Zellenkondensatorgröße zu einer
Anzahl von Problemen geführt.
Als erstes kann die Alphateilchen-Komponente normaler Hintergrundstrahlung zur
Entstehung von Loch-Elektron-Paaren in dem Siliziumsubstrat führen, das
als untere Kondensatorplatte wirkt. Dieses Phänomen führt dazu, daß eine in dem
betroffenen Zellenkondensator gespeicherte Ladung rasch verlorengeht,
wodurch ein "Soft-Error" entsteht. Als zweites
wird das Abfrage-Verstärker-Differenzsignal
reduziert. Dies verschlechtert die Ansprechempfindlchkeit auf Rauschen
und erschwert die Ausbildung eines Abfrage-Verstärkers mit einer geeigneten
Signalselektiviät.
Drittens muß bei
der Reduzierung der Zellenkondensatorgröße die Zellen-Auffrischzeit
im allgemeinen verkürzt
werden, wodurch häufigere
Unterbrechungen für
allgemeine Auffrischungen erforderlich sind. Die schwierige Aufgabe
eines DRAM-Konstrukteurs besteht daher in der Erhöhung oder
wenigstens der Beibehaltung der Speicherzellenkapazität bei immer
geringer werdender Speicherzellengröße, ohne dabei auf Prozesse zurückzugreifen,
die die Produktausbeute vermindern oder eine beträchtliche
Erhöhung
der Anzahl von Maskier- und Niederschlagschritten in dem Herstellungsvorgang
mit sich bringen.
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Als Ergebnis der mit der Verwendung
von planaren Kondensatoren für
DRAM-Anordnungen hoher Dichte verbundenen Probleme verwenden alle Hersteller
von 4-Megabit DRAMs Speicherzellenausbildungen auf der Basis von
nicht-planaren Kondensatoren. Derzeit werden zwei grundlegende nicht-planare
Kondensatorausbildungen verwendet: Der Grabenkondensator, der in
Anlehnung an den englischen Sprachgebrauch im folgenden auch als Trench-Kondensator
bezeichnet wird, und der Stapelkondensator. Bei beiden Arten von
nicht-planaren Kondensatoren ist typischerweise eine beträchtlich größere Anzahl
von Maskier-, Niederschlag- und Ätzschritten
für ihre
Herstellung als bei einem planaren Kondensator erforderlich.
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Bei einem Grabenkondensator wird
Ladung in erster Linie vertikal gespeichert, im Gegensatz zu horizontal,
wie dies bei dem planaren Kondensator der Fall ist. Da Grabenkondensatoren
in Gräben
oder Trenches gebildet werden, die in das Substrat geätzt werden,
unterlagen die frühen
Grabenkondensatoren ebenso wie planare Kondensatoren Soft-Errors. Außerdem besitzt
das Trench-Design mehrere andere diesem innewohnende Probleme. Ein
Problem besteht darin, daß ein
Lecken von Ladung von Graben zu Graben auftritt, wobei dies durch
einen parasitären
Transistoreffekt zwischen benachbarten Gräben verursacht wird. Ein weiteres
Problem besteht in dem Kondensator-Lecken aufgrund von Fehlern in
der Substrat-Kristallstruktur, die entweder durch den eigentlichen
Graben-Ätzvorgang
oder durch Temperaturwechselbeanspruchung unterschiedlicher Materialien
verursacht werden, die sich in engem Kontakt miteinander befinden
und verschiedene Ausdehnungskoeffizienten aufweisen. Noch ein weiteres Problem
besteht in der Schwierigkeit, die Gräben während des Herstellungsvorgangs
vollständig
zu reinigen; falls eine vollständige
Reinigung eines Grabens nicht gelingt, führt dies im allgemeinen zu
einer fehlerhaften Speicherzelle.
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Die Stapelkondensatorausbildung dagegen hat
sich als etwas zuverlässiger
und leichter herstellbar als die Trench-Ausbildung erwiesen. Da
sowohl die untere als auch die obere Platte eines typischen Stapelkondensators
aus einzelnen leitfähigen Schichten
gebildet werden, ist der Stapelkondensator im allgemeinen viel weniger
anfällig
für Soft-Errors als
der planare Kondensator oder auch der Grabenkondensator. Durch Plazieren
der Wortleitung und bei einigen Ausbildungen auch der Ziffernleitung
unterhalb der kapazitiven Schichten sowie dadurch, daß man die
untere Schicht mittels eines vergrabenen Kontakts mit dem Substrat
in Berührung
treten läßt, haben
einige Hersteller Stapelkondensatorausbildungen geschaffen, bei
denen vertikale Bereiche des Kondensators in beträchtlichem
Umfang zu der Gesamtladungsspei cherkapazität beitragen. Da ein Stapelkondensator
im allgemeinen nicht nur die gesamte Fläche einer Speicherzelle (einschließlich des Zugriffs-FETs
der Zelle), sondern auch benachbarte Feldoxidbereiche bedeckt, ist
die Kapazität
im Vergleich zu der mit einer Speicherzelle des planaren Typs erhältlichen
Kapazität
beträchtlich
gesteigert.
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Der Stapelzellenkondensator hat sich
zwar als am besten herstellbare Ausbildung für die 4-Megabit-Generation
erwiesen, doch Trenches oder Gräben
werden im allgemeinen als gute Wahl für zukünftige Generationen angesehen,
und zwar aufgrund der Tatsache, daß sich Gräben zur Erhöhung ihrer Kapazität tiefer
ausbilden lassen, ohne daß man
dabei die Topografie der Anordnung beeinträchtigt. Die kontinuierliche
Entwicklung neuer Technologien machte es jedoch unmöglich, die
Ausbildung zukünftiger
DRAM-Generationen zuverlässig
vorauszusagen. Das Problem eines Kondensator-Leckens aufgrund von
Kristalldefekten sowie das Problem einer hohen Soft-Error-Rate,
die charakteristisch für
frühe Graben-Ausbildungen
waren, wurde zum Beispiel dadurch gelöst, daß man die Gräben mit
einem dielektrischen Material auskleidete und die niedergeschlagene
leitfähige
Schicht als Speicherknotenplatte verwendete. Fortschritte in der
Stapelkondensator-Technologie versprechen außerdem, daß diese Ausbildung an der 64-Megabit-Generation
teilnehmen wird. Zum Beispiel sind komplexe dreidimensionale Strukturen
geschaffen worden, die den Speicherknotenplatten-Oberflächenbereich
in starkem Ausmaß vergrößern. Im
allgemeinen ist für
derartige Strukturen jedoch eine komplizierte Bearbeitung sowie
die Verwendung einer Mehrzahl von Fotomasken erforderlich.
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Die Elektroden oder Platten eines
Stapelkondensators werden typischerweise aus einzelnen Schichten
leitfähig
dotierten Polysiliziums in ein Muster gebracht. Ein bei der Verwendung
einer leitfähig dotierten
Polysiliziumschicht als Bodenplatte eines DRAM-Kondensators auftretendes
Problem besteht darin, daß dann,
wenn der Kontakt der Speicherknotenplatte mit dem Substrat nicht
in einem beträchtlichen
Abstand von dem Zellen-Zugriffstransistor erfolgt, die Dotierstoffe
aus der Polysilizium-Speicherknotenplatte die Tendenz haben, in
den Kanal des Zellen-Zugriffstransistors hineinzudiffundieren, was zu
niedrigeren Schwellenwertspannungen sowie hohem Leckstrom durch
den Kondensator bei nicht aktiviertem Gate führt.
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Eine neue Kondensatorausbildung,
die Gesichtspunkte sowohl der Stapelausbildung als auch der Grabenausbildung
zur weiteren Erhöhung
des Kondensator-Oberflächenbereichs
beinhaltet, hat in jüngster
Zeit beträchtliche
Beachtung in der DRAM-Industrie gefunden. Wie der Stapelkondensator
verwendet der neuartige Kondensator aufgebrachte leitfähige Schichten
für beide
Kondensatorplatten. Bei dem kombinierten Stapel-Graben-Kondensator
ist es jeodch so, daß die
Speicherknotenplatte zusätzlich
zum Überdecken
der Wortleitung einen Graben in dem Substrat auskleidet. Die platzsparendste
Weise zur Bildung eines Stapel-Graben-Kondensators besteht in einem
derartigen Ätzen
des Grabens, daß dieser
sowohl zu einem benachbarten Feldoxidbereich als auch zu dem vertikalen
Rand des Zugriffstransistorgate-Abstandselements
selbstausgerichtet ist. Wenn der Kondensator eine mit Phosphor dotierte
Polysilizium-Speicherknotenkondensatorplatte aufweist, ist diese
Struktur besonders anfällig
für ein
Herausdiffundieren von Phosphor aus der Speicherknotenplatte in
den Kanalbereich des benachbarten Zugriffstransistors, wobei dies
zu niedrigeren Zugriffstransistor-Schwellenspannungen sowie zu hohem
Leckstrom führt.
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Eine für dieses Problem vorgeschlagene
Lösung
sieht die Verwendung von Arsen als ausschließlichen Dotierstoff für die Speicherknotenplatte
vor. Es ist jedoch viel schwieriger, eine Polysiliziumschicht mit
Arsen als mit Phosphor zu dotieren. Eine weitere vorgeschlagene
Lösung
be steht in der Auskleidung des Grabens mit einem Material, das eine
wirksame Barriere gegen das Diffundieren von Phosphor bildet, wie
dies zum Beispiel bei Titannitrid der Fall ist. Die bei hoher Temperatur
erfolgende Bearbeitung des Wafers müßte dann mit dem Aufbringen
von Titannitrid enden, und dies stellt definitiv einen Nachteil
dar.
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Aus der japanischen Druckschrift
JP 01149453 A ist
eine Halbleiterspeichervorrichtung bekannt, welche einen MOSFET
und einen Kondensator umfaßt.
Der MOSFET besteht aus einer Gateelektrode sowie aus Source- und
Drainregionen. Der Transistor bildet ein Transfergate einer Speicherzelle,
und die Gateelektrode wird als Wortleitung verwendet. Der Kondensator
ist zwischen einer ersten Elektrode und einem Bereich hoher Störstellenkonzentration
des P-Typs und der ersten Elektrode und einer zweiten Elektrode
gebildet.
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Es besteht daher ein Bedarf für eine neuartige
Stapel-Graben-Zellenausbildung, die das Dotieren der Speicherknotenplatte
mit Phosphor gestattet, jedoch das Problem des Diffundierens von
Phosphor aus der Speicherknotenplatte heraus in den Kanalbereich
hinein eliminiert. Diesen Bedarf erfüllt die vorliegende Erfindung
durch eine Stapel-Graben-DRAM-Zelle gemäß dem Kennzeichen des Anspruchs
1, bei der das Diffundieren von Phosphor aus der Speicherknoten-Kondensatorplatte
der Stapel-Graben-DRAM-Zelle heraus und in den Zugriffstransistor-Kanalbereich
dieser Zelle hinein eliminiert ist.
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Dabei wird das Problem eines möglicherweise
auftretenden Herausdiffundierens gelöst durch Dotieren der Grabenseitenwände mit
Arsen, Erzeugen eines dielektrischen Überzugs auf den mit Arsen dotierten
Seitenwänden
sowie Herstellung eines elektrischen Kontakts mit dem Zugriffstransistor über die
mit Arsen dotierten Seitenwände
vom Boden des Grabens her. Der Phosphor in der Speicherknoten-Kondensatorplatte
ist somit von dem Zugriffstransistorkanal beabstandet, so daß die Zugriffstransistor-Leistungseigenschaften
nicht mehr durch ein Diffusionsvermögen beeinträchtigt werden.
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Bevorzugte Weiterbildungen der Erfindung ergeben
sich aus den Unteransprüchen.
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Die Erfindung und Weiterbildungen
der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen
eines Ausführungsbeispiels noch
näher erläutert. In
den Zeichnungen zeigen:
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1 eine
Querschnittsansicht einer im Herstellungsprozeß befindlichen DRAM-Anordnung
in einem Herstellungsstadium, in dem aktive Bereiche und Feldoxidbereiche
geschaffen worden sind, Wortleitungen aus einer silizidbeschichteten
Polysilizium-1-Schicht mit einer Siliziumdioxidbeschichtung in ein
Muster gebracht worden sind, ein Bor-Durchgreifbereich in Ausrichtung
mit den vertikalen Rändern der
Wortleitungen implantiert worden ist, eine erste Siliziumdioxid-Abstandsschicht über der
Anordnungsoberfläche
konform niedergeschlagen worden ist und schwach dotierte Übergangsbereiche
durch Implantieren von Phosphor in Ausrichtung mit den vertikalen
Bereichen der ersten Abstandsschicht gebildet worden sind;
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2 eine
Querschnittsansicht der DRAM-Anordnung der 1 nach einem bei erhöhter Temperatur erfolgenden
Steuerschritt, dem Niederschlagen einer zweiten Siliziumdioxid-Abstandsschicht,
einem Oxid-Verdichtungsschritt sowie der Erzeugung einer Speicherknotenkontakt-Photoresistmaske;
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3 eine
Querschnittsansicht der DRAM-Anordnung der 2 nach einem Oxid-Ätzvorgang, durch den Siliziumdioxid-Abstandsschichten
von horizontalen Flächen
in den Speicherknotenkontaktbereichen entfernt werden und dielektrische Abstandselemente
an den Seitenwänden
der Wortleitungen in den Speicherknotenkontaktbereichen erzeugt
werden;
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4 eine
Querschnittsansicht der DRAM-Anordnung der 3 nach einem anisotropen Silizium-Ätzvorgang,
durch den Grä ben
in dem Substrat an den Stellen erzeugt werden, wo dieses von Siliziumoxid
befreit ist;
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5 eine
Querschnittsansicht der DRAM-Anordnung der 4 nach einer winkeligen Arsenimplantation;
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6 eine
Querschnittsansicht der DRAM-Anordnung der 5 unter Darstellung des Beginns einer
Reihe herkömmlicher
Schritte zum fertigen Ausbilden der Anordnung (d.h. Niederschlagen einer
konformen Speicherknotenplattenschicht sowie Maskieren derselben
mit Photoresist);
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7 eine
Querschnittsansicht der DRAM-Anordnung der 6 nach einem Ätzvorgang der Speicherknotenplattenschicht
sowie dem Entfernen des Photoresist;
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8 eine
Querschnittsansicht der DRAM-Anordnung der 7 nach dem Niederschlagen einer kapazitiven
Dielektrikumschicht und dem Niederschlagen einer Zellenplattenschicht;
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9 eine
Querschnittsansicht der DRAM-Anordnung der 5 unter Darstellung des Beginns einer
Reihe von Schritten zum fertigen Ausbilden der Anordnung gemäß der vorliegenden
Erfindung, wobei es sich bei dem ersten Schritt um das Niederschlagen
einer Überzugsschicht
aus dielektrischem Material handelt;
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10 eine
Querschnittsansicht der DRAM-Anordnung der 9 nach einem anisotropen Ätzvorgang
der dritten Siliziumdioxid-Abstandsschicht;
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11 eine
Querschnittsansicht der DRAM-Anordnung der 10 nach dem Niederschlagen einer konformen
Speicherknotenplattenschicht und dem Maskieren derselben mit Photoresist;
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12 eine
Querschnittsansicht der DRAM-Anordnung der 11 nach einem Ätzvorgang der Speicherknotenplattenschicht
und dem Entfernen des Photoresist; und
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13 eine
Querschnittsansicht der DRAM-Anordnung der 11 nach dem Niederschlagen einer konformen
kapazitiven Dielektrikumschicht und dem Niederschlagen einer Zellenplattenschicht.
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Unter Bezugnahme auf 1 ist ein kleiner Bereich einer im Herstellungsprozeß befindlichen DRAM-Anordnung
zu Beginn des Zellenkondensator-Herstellungsstadiums dargestellt,
wobei diese Anordnung dann durch Bilden von Zellenkondensatoren
in kombinierter Stapel-Graben-Ausbildung fertiggestellt wird. In
dieser Querschnittsansicht sind vier Wortleitungen 11A, 11B, 11C und 11D dargestellt.
In dem dargestellten Bereich der Anordnung erstrecken sich die Wortleitungen 11A und 11D über Feldoxidbereiche 12A bzw. 12B.
Die Wortleitungen 11B und 11C dagegen erstrecken
sich über
einen aktiven Bereich. Jede Wortleitung ist aus einer silizidbeschichteten
Polysilizium-1-Schicht 13 mit einer Siliziumdioxidbeschichtung
in ein Muster gebracht worden, so daß jede Wortleitung mit einer
hitzebeständigen
Metallsilizidschicht 14 für einen reduzierten Flächenwiderstand
sowie mit einer Siliziumdioxid-Isolierschicht 15 überzogen
ist. Während
der Waferherstellung bis zu dieser Stufe ist ein Anti-Durchgreifbereich 16 durch
vertikales Implantieren von Bor geschaffen worden, wobei der mit
Bor implantierte Bereich mit den vertikalen Rändern der Wortleitungen ausgerichtet
ist, und eine erste Siliziumdioxid-Abstandsschicht 17 ist
konform über
der Anordnungs oberfläche
niedergeschlagen worden, und außerdem sind
ein schwach dotierter Zugriffsknoten-Übergangsbereich 18 sowie
Speicherknoten-Übergangsbereiche 19A und 19B durch
vertikales Implantieren von Phosphor geschaffen worden, wobei der
mit Phosphor implantierte Bereich mit den vertikalen Bereichen der
ersten Abstandsschicht 17 ausgerichtet ist. Die Wortleitung 11B bildet
somit einen ersten Zugriffstransistor in Kombination mit dem Zugriffsknotenübergang 18 und
dem Speicherknotenübergang 19A,
während
die Wortleitung 11C einen zweiten Zugriffstransistor in
Kombination mit dem Zugriffsknotenübergang 18 und dem
Speicherknotenübergang 19B bildet.
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Unter Bezugnahme auf 2 ist ein bei erhöhter Temperatur stattfindender
Steuerschritt erfolgt, durch den die implantierten Bor- und Phosphoratome
in dem Anti-Durchgreifbereich 16 bzw. den schwach dotierten Übergangsbereichen 18, 19A und 19B dazu
veranlaßt
werden, in gesteuerter Weise unter die Ränder der Gates 11B und 11C zu
diffundieren. Danach wird eine zweite Siliziumdioxid-Abstandsschicht 21 konform
niedergeschlagen, wonach die Abstandsschichten 17 und 21 durch
einen weiteren bei erhöhter
Temperatur erfolgenden Schritt verdichtet worden sind. Die Anordnung
wird dann mit einer Speicherknotenkontakt-Photoresistmaske 22 maskiert.
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Unter Bezugnahme auf 3 sind in einem anisotropen Oxid-Ätzvorgang die horizontalen
Bereiche der Siliziumdioxid-Abstandsschichten 17 und 21 in
den Speicherknotenkontaktbereichen 31 entfernt worden und
dielektrische Abstandselemente 32A und 32A an
den Seitenwänden
der Wortleitungen 11A, 11B bzw. 11C, 11D gebildet
worden.
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Unter Bezugnahme auf 4 ist die Speicherknotenkontakt-Photoresistmaske 22 entfernt worden,
und es erfolgt ein anisotroper Silizium-Ätzvorgang, durch den sich verjüngende Gräben 41A und
41B in
den Speicherknotenkontaktbereichen 31 in dem Substrat gebildet
werden. Es ist darauf hinzuweisen, daß der Graben 41A mit
einem Feldoxidbereich 12A und einem Abstandselement 32A ausgerichtet
ist, während
der Graben 41B mit einem Feldoxidbereich 12B und
einem Abstandselement 32B ausgerichtet ist.
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Unter Bezugnahme auf 5 ist eine winkelige bzw. schräge Implantation
durchgeführt
worden, bei der ein langsam diffundierender, zu N-Leitfähigkeit
führender
Dotierstoff, wie zum Beispiel Arsen oder Antimon (wobei jedoch auch
andere Materialien als diese möglich
sind) verwendet wurde, wodurch der Boden und die Seitenwände jedes
sich verjüngenden
Grabens 41 dotiert worden sind.
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Unter Bezugnahme auf 6 beginnt die Herstellung der unteren
Kondensatorplatten einer herkömmlichen
Stapel-Graben-Anordnung durch konformes Niederschlagen einer Polysilizium-2-Schicht 61 über der
Oberfläche
der Anordnung, wobei jeder sich verjüngende Graben 41 vollständig bedeckt
wird. Nach dem Dotieren der Polysilizium-2-Schicht 61 mit
Phosphor wird die Anordnung mit einer Speicherknotenplatte-Photoresistmaske 62 maskiert.
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Unter Bezugnahme auf 7 ist die Anordnung einem Polysilizium-Ätzvorgang unterzogen worden,
durch den einzelne Speicherknotenplatten 71 gebildet werden.
Nach diesem Ätzvorgang
wird die Photoresistmaske 62 entfernt.
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Unter Bezugnahme auf 8 wird eine Kondensator-Dielektrikumschicht 81 konform über der Anordnungsoberfläche niedergeschlagen,
wonach eine Polysilizium-3-Zellenplattenschicht 82 konform niedergeschlagen
wird. Zu diesem Punkt sind die Speicherkondensatoren vollständig ausgebildet.
Ein Kontakt zu dem Zugriffsknotenübergang 18 wird später hergestellt.
Diese herkömmliche Stapel-Graben-Zellenausbildung
ist besonders anfällig
für das Diffundieren
von Phosphor aus der stark dotierten Speicherknotenplatte in den
Zugriffstransistorkanal, und zwar aufgrund der Nähe des Kanals zu der Platte.
Eine solche Diffusion besitzt nachteilige Einflüsse auf die Transistorleistung,
einschließlich
einer reduzierten Schwellenspannung sowie eines hohen Leckstroms.
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Die 9 bis 11 zeigen nun das Verfahren zur
Schaffung der verbesserten Zelle, auf die sich die vorliegende Erfindung
konzentriert. Die Herstellungsschritte für die erfindungsgemäße Zelle
erfolgen dabei bis zu den in 5 dargestellten
Schritten in identischer Weise wie bei der herkömmlichen Anordnung. 9 schließt sich also unmittelbar an
die in 5 beschriebenen
Herstellungsschritte an.
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Unter Bezugnahme auf 9 ist die Anordnung der 5 nach dem konformen Niederschlagen einer
Siliziumdioxid-Überzugsschicht 91 dargestellt.
Anstatt der Siliziumdioxid-Überzugsschicht 91 könnte auch
eine Siliziumnitrid-Überzugsschicht
verwendet werden.
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Unter Bezugnahme auf 10 ist die Anordnung einem anisotropen
Siliziumdioxid-Ätzvorgang unterzogen
worden, durch den ein Siliziumdioxid-Überzug nur an den Wänden der
sich verjüngenden
Gräben 41 verbleibt.
Es ist darauf hinzuweisen, daß der
anisotrope Siliziumdioxid-Ätzvorgang
die Bereiche der Überzugsschicht 91 von
den Böden
der sich verjüngenden
Gräben 41 entfernt
hat.
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Unter Bezugnahme auf 11 ist eine Speicherknoten-Polysilizium-2-Schicht 111 konform über der
Anordnungsoberfläche
niedergeschlagen worden, so daß sie
jeden sich verjüngenden
Graben 41 vollständig
auskleidet. Nach dem Dotieren der Polysilizium-2-Schicht 111 mit
Phosphor wird die Anordnung mit einer Speicherknotenplatte-Photoresistmaske 112 maskiert.
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Unter Bezugnahme auf 12 ist die Anordnung einem isotropen
Polysilizium-Ätzvorgang
unterzogen worden, durch den einzelne Speicherknotenplatten 121 gebildet
werden. Nach diesem Ätzvorgang
wird die Photoresistmaske 112 entfernt.
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Unter Bezugnahme auf 13 wird eine Kondensator-Dielektrikumschicht 131 konform über der
Anordnungsoberfläche
niedergeschlagen, wonach eine Polysilizium-3-Zellenplattenschicht 132 konform
niedergeschlagen wird.
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Aus der sich letztendlich ergebenden
Kondensatorstruktur gemäß 13 ist zu erkennen, daß das Problem
eines möglichen
Herausdiffundierens durch Verlängern
des Phosphor-Diffusionsweges von der Speicherknotenplatte zu dem
Zugriffstransistorkanal gelöst
worden ist.