JPH0653436A - アクセストランジスタチャネル領域へのリン拡散の問題を解決する改良されたスタックド−トレンチ型ｄｒａｍセル - Google Patents

Abstract

(57)【要約】 【目的】 本発明はアクセストランジスタチャネル領域
へのリン拡散の問題を解決する改良されたスタックド−
トレンチ型ＤＲＡＭセルを提供することを目的とする。 【構成】 本発明によれば、トレンチの側壁を誘電ライ
ニング（９１）でライニングし、その側壁と同様に低速
拡散Ｎ−型不純物でドープされたトレンチ（４１）の底
を通してアクセストランジスタソース／ドレイン領域
（１６）と電気的接触を行なうことにより、スタックド
−トレンチ型ＤＲＡＭセルの記憶ノードキャパシタプレ
ートからそのセルのアクセストランジスタチャネル領域
へのリン拡散の問題が解決される。このようにして、記
憶ノードキャパシタプレート（１２１）のリンがアクセ
ストランジスタチャネルから遠ざけられ、その拡散はア
クセストランジスタの性能特性に影響を与えなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体技術、さらに詳し
くはダイナミックランダムアクセスメモリ（ＤＲＡＭ）
セルにおいて使用されるキャパシタの設計および製造に
関する。本発明の目的は下側のキャパシタプレートから
アクセストランジスタチャネル領域へのリンドーパント
原子の拡散を防止するべくスタックド−トレンチ型ＤＲ
ＡＭセルのトレンチの側壁において薄い誘電スペーサを
使用することである。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリの
メモリセルは２つの主要な構成要素、電界効果型トラン
ジスタおよびキャパシタから構成される。慣用の平面キ
ャパシタを利用するＤＲＡＭセルにおいては、チップ表
面積は電界効果型トランジスタ（ＦＥＴ）よりも平面キ
ャパシタの方が大きい。ワード線は一般に第１のドープ
された多結晶シリコン（以後、「ポリシリコン」または
「ポリ」と称する）層でエッチングされる。シリコン基
板のドープされた領域は下側の（記憶ノード）キャパシ
タプレートとして機能するが、他方、第２のドープされ
たポリシリコン層は一般に上側のキャパシタプレート
（セルプレート）として機能する。平面キャパシタは一
般に１メガビットレベルまでのＤＲＡＭチップにおいて
使用するのに十分であることが証明されているが、より
進歩したＤＲＡＭ世代では使用できないと考えられてい
る。メモリチップの構成密度が増加するにつれて、セル
キャパシタサイズの縮小が幾つかの問題をもたらした。
第１に、通常のバックグラウンド放射のα線粒子成分は
下側のキャパシタプレートとして機能するシリコン基板
に正孔電子対を生成しうる。この現象は影響を受けたセ
ルキャパシタ内に貯えられた電荷を急速に散逸させ、
「ソフト」エラーを生じさせるであろう。第２に、セン
スアンプ差動信号が減少する。このことはノイズ感度を
低下させ、適当な信号選択性を有するカラムのセンスア
ンプを設計することをより困難にしている。第３に、セ
ルキャパシタサイズが減少するにつれて、セルのリフレ
ッシュ時間が一般に短縮され、その結果、オーバヘッド
をリフレッシュするためにはより頻繁な中断が要求され
る。したがって、ＤＲＡＭ設計者の困難な目的は生産率
を減少する、または製造プロセスにおけるマスキングお
よび蒸着の回数を著しく増加するようなプロセスに頼る
ことなく、セルサイズが縮小したときにセルキャパシタ
ンスを増加または少なくとも維持させることである。

【０００３】高密度のＤＲＡＭメモリ用としての平面キ
ャパシタの使用に伴う問題の結果として、４メガビット
ＤＲＡＭのずべての製造業者は非平面キャパシタに基づ
いたセル設計を利用している。現在、２つの基本的な非
平面キャパシタ設計すなわちトレンチキャパシタおよび
スタックキャパシタが使用されている。両方のタイプの
非平面キャパシタは典型的に平面キャパシタよりもその
製造におけるマスキング，蒸着およびエッチング工程の
回数を相当多く必要とする。

【０００４】平面キャパシタでは電荷が水平に貯えられ
るのに対して、トレンチキャパシタにおいては主として
垂直に貯えられる。トレンチキャパシタは基板上にエッ
チングされるトレンチに作られるため、平面キャパシタ
に似た初期のトレンチキャパシタは特にソフトエラーを
生じやすかった。さらに、トレンチ設計に固有の幾つか
の他の問題がある。問題の１つは隣接したトレンチ間の
寄生トランジスタ効果により生じるトレンチ−トレンチ
電荷漏れである。別の問題はトレンチエッチグそれ自
体、または密接に接触し異なる膨張率を有する異なった
物質の熱サイクルにより生じた基板結晶構造の欠陥に関
連したキャパシタ漏れである。さらに別の問題は製造プ
ロセス中においてトレンチの完全なクリーニングは困難
であるということであり、トレンチを完全に洗浄できな
いと一般に不良品のセルが得られる。

【０００５】一方、スタックキャパシタ設計はトレンチ
設計よりも幾分信頼性があり、製造しやすいことが証明
されている。典型的なスタックキャパシタの下側および
上側のプレートは共に個々の導電層から形成されている
ため、スタックキャパシタは一般に平面またはトレンチ
キャパシタよりもかなりソフトエラーを発生しにくい。
ワード線およびある設計においてはさらにディジット線
を容量性層の下に配置すること、並びに下側の層を埋設
接触で基板と接触させることによって、キャパシタの垂
直部分が全電荷を貯える容量に有意に寄与するスタック
キャパシタ設計を製造した製造業者もいた。スタックキ
ャパシタは一般にセルの全領域（セルのアクセスＦＥＴ
を含む）だけでなく隣接したフィールド酸化膜領域もま
たカバーするため、キャパシタンスは平面型セルから得
られるもの以上に相当高められる。

【０００６】スタック型セルキャパシタは４メガビット
世代では最も製造可能な設計であることが証明されてい
るが、トレンチ型のものはアレーのトポグラフィーに影
響を与えることなくキャパシタンスを増大させるために
より深くすることができるという事実があるため、一般
に将来の世代に適したものであると考えられている。し
かしながら、新しい技術の継続的な開発は将来のＤＲＡ
Ｍ世代の設計を確実に予想することを不可能なものにし
ている。例えば、初期のトレンチ設計の特徴であった、
キャパシタ漏れに関連した結晶上の欠陥および高いソフ
トエラー率の問題はトレンチを誘電体でライニングし、
記憶ノードプレートに蒸着導電層を使用することによっ
て解決された。その上、スタックキャパシタ技術の進歩
は６４メガビット世代に関わる設計が行なわれることを
期待させるものである。例えば、記憶ノードプレートの
表面積を大幅に増加する複雑な三次元構造体が製造され
た。しかしながら、一般にこのような構造体は複雑な加
工および多重フォトマスクを必要とする。

【０００７】スタックキャパシタの電極またはプレート
は典型的には、導電的にドープされた多結晶シリコン
（以後「ポリシリコン」とも称する）の個々の層でパタ
ーニングされる。ＤＲＡＭキャパシタの底プレートに導
電的にドープされたポリシリコン層を使用することに関
連した１つの問題は、記憶ノードプレートと基板との接
触がセルアクセストランジスタと相当離れた所で行なわ
れないと、ポリシリコン記憶ノードプレートのドーパン
ト不純物がセルアクセストランジスタのチャネルに拡散
する傾向になり、その結果しきい電圧が低下し、そして
ゲートがアクティブでない時トランジスタを流れる電流
が多くなる。

【０００８】

【発明が解決しようとする課題】キャパシタプレート面
積をさらに増加させるためにスタック型およびトレンチ
型設計の両方の面を組み込む新しいキャパシタ設計がＤ
ＲＡＭ産業において最近かなり注目を浴びている。スタ
ックキャパシタと同様に、新しいキャパシタは両方のキ
ャパシタプレートに蒸着導電層を利用する。しかしなが
ら、スタックド−トレンチ型（ｓｔａｃｋｅｄ−ｔｒｅ
ｎｃｈ）キャパシタにおいては、記憶ノードプレートは
ワード線をカバーする他に、基板のトレンチにライニン
グを施す。スタックド−トレンチ型キャパシタを製造す
るための最も空間的に効率のいい方法はトレンチをエッ
チングして隣接したフィールド酸化膜領域およびアクセ
ストランジスタゲートスペーサの垂直な縁の両方に自己
整列されることである。キャパシタがリンでドープされ
た多結晶シリコン記憶ノードキャパシタプレートを有す
る場合、このような構造体は特に記憶ノードプレートか
ら隣接したアクセストランジスタのチャネル領域へのリ
ンの外から拡散を受けやすく、その結果アクセストラン
ジスタしきい電圧が低下し、漏れ電流が多くなる。

【０００９】この問題のために提案された解決法の１つ
は記憶ノードプレートに専用のドーパントとしてヒ素を
使用することである。しかしながら、ポリ層にヒ素をド
ープすることはリンの場合よりもかなり困難である。別
の提案された解決法はトレンチをリン拡散に対して効果
的なバリヤーである物質例えば窒化チタンでライニング
することである。しかしながら、ウエハの高温加工は窒
化チタン蒸着で終了しなければならないであろう。この
ことは明確な欠点である。

【００１０】リンを用いての記憶ノードプレートのドー
ピングを可能にし、さらに記憶ノードプレートからチャ
ネル領域へのリン拡散の問題を解決する、新規なスタッ
クド−トレンチ型セル設計が必要とされる。

【００１１】

【課題を解決するための手段および作用】本発明によれ
ば、スタックド−トレンチ型ＤＲＡＭセルの記憶ノード
キャパシタプレートからそのセルのアクセストランジス
タチャネル領域へのリン拡散の問題が解決される。

【００１２】外からの拡散の問題はトレンチの側壁にヒ
素をドーピングしヒ素でドープされた側壁上に誘電ライ
ニングを施し、そしてトレンチの底からヒ素でドープさ
れた側壁を通してアクセストランジスタと電気的接触を
行なうことにより解決される。記憶ノードキャパシタプ
レートのリンはこのようにしてアクセストランジスタチ
ャネルから遠ざけられて、その拡散はアクセストランジ
スタの性能特性に影響を与えなくなる。

【００１３】図１に言及すると、セルキャパシタの製造
段階の初期における、スタックド−トレンチ型設計のセ
ルキャパシタを製造することにより仕上がるダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）アレーの一部分
が図示されている。４本のワード線１１Ａ，１１Ｂ，１
１Ｃおよび１１Ｄがこの断面図に図示されている。図示
されたアレー部分において、ワード線１１Ａおよび１１
Ｄがフィールド酸化膜領域１２Ａおよび１２Ｂをそれぞ
れ横断する。他方、ワード線１１Ａおよび１１Ｂが活性
領域を横断する。各ワード線は二酸化ケイ素で被覆され
たシリサイド化ポリシリコン−１層１３でパターニング
されており、その結果各ワード線はシート抵抗を減少す
るべく耐熱金属シリサイド層１４、および二酸化ケイ素
絶縁層１５で被覆される。この段階までのウエハ加工の
間、ホウ素を垂直に注入することによりパンチスルー防
止（ａｎｔｉ−ｐｕｎｃｈｔｈｒｏｕｇｈ）領域１６が
形成され、そのホウ素が注入された領域はワード線の垂
直な縁に整列され、第１の二酸化ケイ素スペーサ層１７
がアレー表面上に整合的に（ｃｏｎｆｏｒｍａｌｌｙ）
蒸着され、わずかにドープされたアクセスノード接合領
域１８および記憶ノード接合領域１９Ａおよび１９Ｂが
リンを垂直に注入することにより形成され、そのリンが
注入された領域は第１のスペーサ層１７の垂直部分に整
列される。このようにしてワード線１１Ｂはアクセスノ
ード接合１８および記憶ノード接合１９Ａと組合せた第
１のアクセストランジスタを形成し、他方ワード線１１
Ｃはアクセスノード接合１８および記憶ノード接合１９
Ｂと組合せた第２のアクセストランジスタを形成する。

【００１４】図２に言及すると、高温での操作工程によ
りパンチスルー防止領域１６およびわずかにドープされ
た接合領域１８，１９Ａおよび１９Ｂにそれぞれ注入さ
れたホウ素およびリン原子がゲート１１Ｂおよび１１Ｃ
の縁の下で制御された方法で拡散し始めた。次に、第２
の二酸化ケイ素スペーサ層２１は整合的に蒸着され、そ
の後、スペーサ層１７および２１はさらに高温の工程で
高密度化された。アレーは次に、記憶ノード接触フォト
レジストマスク２２でマスキングされる。

【００１５】図３に言及すると、異方性酸化膜エッチン
グにより、記憶ノード接触領域３１において二酸化ケイ
素スペーサ層１７および２１の水平部分が除去され、そ
してワード線１１Ｂおよび１１Ｃの側壁に誘電スペーサ
３２Ａおよび３２Ｂがそれぞれ形成された。

【００１６】図４に言及すると、記憶ノード接触フォト
レジストマスク２２が除去され、そして異方性シリコン
エッチングが行なわれて記憶ノード接触領域３１におい
て基板にテーパトレンチ４１Ａおよび４１Ｂが形成され
た。トレンチ４１Ａがフィールド酸化膜領域１２Ａおよ
びスペーサ３２Ａに整列され、他方トレンチ４１Ｂがフ
ィールド酸化膜領域１２Ｂおよびスペーサ３２Ｂに整列
されることに留意されたい。

【００１７】図５に言及すると、低速拡散Ｎ−型不純物
例えば限定されないがヒ素またはアンチモンを使用する
アングル注入（ａｎｇｌｅｄ ｉｍｐｌａｎｔ）が行な
われ、各テーパトレンチ４１の底および側壁にドープさ
れた。

【００１８】図６に言及すると、通常のスタックド−ト
レンチ型アレーの下側のキャパシタプレートの製造はア
レーの表面上にポリシリコン−２層６１を整合的に蒸着
し、各テーパトレンチ４１を完全にライニングすること
により開始される。ポリシリコン−２層６１にリンをド
ーピングした後、アレーは記憶ノードプレートフォトレ
ジストマスク６２でマスキングされる。

【００１９】図７に言及すると、アレーにポリシリコン
エッチングが施され、個々の記憶ノードプレート７１が
形成された。このエッチングの後、フォトレジストマス
ク６２がはく離される。

【００２０】図８に言及すると、キャパシタ誘電層８１
がアレー表面上に整合的に蒸着され、その後、ポリシリ
コン−３セルプレート層８２が整合的に蒸着される。こ
の時点で、記憶キャパシタが完全に形成される。後に、
アクセスノード接合１８との接触が行なわれる。この通
常のスタックド−トレンチ型セル設計は、大量にドープ
された記憶ノードプレートからアクセストランジスタチ
ャネルへのリン拡散を、チャネルがプレートにきわめて
近接しているため特に受けやすい。このような拡散はト
ランジスタの性能に悪影響を与え、例えばしきい電圧が
低下し、漏れ電流が多くなる。

【００２１】図９〜１１には本発明の目的である改良さ
れたプロセスが図示されている。改良されたプロセスの
アレー加工は図５を通じて加工されたような通常のアレ
ーについての加工と同じである。図５に記載された加工
の直後、図９が行なわれる。

【００２２】図９に言及すると、二酸化ケイ素ライナー
層９１の整合的蒸着後の図５のアレーが示される。窒化
ケイ素ライナー層を二酸化ケイ素ライナー層９１の代り
に使用することができる。

【００２３】図１０に言及すると、アレーに異方性二酸
化ケイ素エッチングが施され、テーパトレンチ４１の側
壁に二酸化ケイ素ライニングが形成された。異方性二酸
化ケイ素エッチングにより、テーパトレンチ４１の底か
らライナー層９１の部分が除去されることに留意された
い。

【００２４】図１１に言及すると、記憶ノードポリシリ
コン−２層１１１がアレー表面上に整合的に蒸着され、
それにより各テーパトレンチ４１が完全にライニングさ
れる。ポリシリコン−２層１１１にリンをドーピングし
た後、アレーは記憶ノードプレートフォトレジストマス
ク１１２でマスキングされる。

【００２５】図１２に言及すると、アレーに等方性ポリ
シリコンエッチングが施され、個々の記憶ノードプレー
ト１２１が形成された。このエッチングの後、フォトレ
ジストマスク１１２がはく離される。

【００２６】図１３に言及すると、キャパシタ誘電層１
３１がアレー表面上に整合的に蒸着され、その後、ポリ
シリコン−３セルプレート層１３２が整合的に蒸着され
る。

【００２７】図１３の最終のキャパシタ構造体から、外
からの拡散の問題が記憶ノードプレートからアクセスト
ランジスタチャネルへのリンの拡散行路（ｐｈｏｓｐｈ
ｏｒｕｓ ｄｉｆｆｕｓｉｖｉｔｙ ｐａｔｈ）を延長
することにより解決されることは明白であろう。

【００２８】スタックド−トレンチ型ＤＲＡＭアレーを
製造するための改良された方法の１態様のみを本明細書
で開示したが、本発明の精神に反することなくこれに変
形および変更を加えることができることは半導体製造技
術の当業者には明白であろう。

【００２９】

【発明の効果】以上説明したように、本発明によればア
クセストランジスタチャネル領域へのリン拡散の問題を
解決する改良されたスタックド−トレンチ型ＤＲＡＭセ
ルが提供される。

【図面の簡単な説明】

【図１】活性領域およびフィールド酸化膜領域が形成さ
れ、ワード線が二酸化ケイ素で被覆されたシリサイド化
ポリシリコン−１層でパターニングされ、ホウ素が注入
されたパンチスルー領域がワード線の垂直な縁に整列さ
れ、第１の二酸化ケイ素スペーサ層がアレー表面上に整
合的に蒸着され、そしてわずかにドープされた接合領域
がリンを注入することにより形成され、第１のスペーサ
層の垂直部分に整列される製造段階におけるＤＲＡＭア
レーの断面図。

【図２】高温での操作工程、第２の二酸化ケイ素スペー
サ層の蒸着，酸化膜の高密度化工程および記憶ノード接
触フォトレジストマスクの形成後の図１のＤＲＡＭアレ
ーの断面図。

【図３】酸化膜エッチングにより二酸化ケイ素スペーサ
層が記憶ノード接触領域の水平面から除去され、そして
記憶ノード接触領域においてワード線の側壁に誘電スペ
ーサが形成された後の図２のＤＲＡＭアレーの断面図。

【図４】異方性シリコンエッチングによりシリコン酸化
膜が除去され、基板にトレンチが形成された後の図３の
ＤＲＡＭアレーの断面図。

【図５】ヒ素のアングル注入後の図４のＤＲＡＭアレー
の断面図。

【図６】アレーを完成することを目的とする一連の通常
の工程（すなわち、記憶ノードプレート層の整合的蒸着
およびフォトレジストを用いたそれのマスキング）の初
期が図示される図５のＤＲＡＭアレーの断面図。

【図７】記憶ノードプレート層のエッチングおよびフォ
トレジストのはく離後の図６のＤＲＡＭアレーの断面
図。

【図８】容量性誘電層の蒸着およびセルプレート層の蒸
着後の図７のＤＲＡＭアレーの断面図。

【図９】本発明に従ってアレーを完成することを目的と
する一連の工程の初期が図示され、そのうち最初の工程
が誘電体ライニング層の蒸着である図５のＤＲＡＭアレ
ーの断面図。

【図１０】第３の二酸化ケイ素スペーサ層の異方性エッ
チング後の図９のＤＲＡＭアレーの断面図。

【図１１】記憶ノードプレート層の整合的な蒸着および
フォトレジストを用いたそれのマスキング後の図１０の
ＤＲＡＭアレーの断面図。

【図１２】記憶ノードプレート層のエッチングおよびフ
ォトレジストのはく離後の図１１のＤＲＡＭアレーの断
面図。

【図１３】容量性誘電層の整合的蒸着およびセルプレー
ト層の蒸着後の図１１のＤＲＡＭアレーの断面図。

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【手続補正書】

【提出日】平成５年２月９日

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

フロントページの続き (72)発明者 ガイ・ティー・ブラロック アメリカ合衆国、83706 アイダホ州、ボ イーズ、ビンテージ・ウェイ 3432

Claims (10)

【特許請求の範囲】
1. 【請求項１】 少なくとも部分的に少なくとも１本の隣
   接したワード線（１１）にオーバレイし、セルアクセス
   トランジスタに隣接したトレンチ（４１）に延長するリ
   ンでドープされた多結晶シリコン記憶ノードプレート
   （１２１）を有し、前記アクセストランジスタは記憶ノ
   ード接合（１９）およびアクセスノード接合（１８）の
   両方を有し、前記トレンチの側壁および底は低速拡散Ｎ
   −型不純物でドープされ、前記側壁および底は前記記憶
   ノード接合と電気的に接続する改良されたスタックド−
   トレンチ型ダイナミックランダムアクセスメモリセルで
   あって、トレンチの側壁をカバーする誘電体ライナー
   （９１）が記憶ノードプレートからアクセストランジス
   タチャネル領域へのリンの拡散に対するバリヤーとして
   作用し、記憶ノードプレートおよびアクセストランジス
   タの記憶ノード接合間の電気的接触が誘電体ライナーで
   被覆されていないトレンチの底で行われることを特徴と
   する前記セル。
2. 【請求項２】 前記誘電体ライナー（９１）が二酸化ケ
   イ素である請求項１記載の改良されたスタックド−トレ
   ンチ型ダイナミックランダムアクセスメモリセル。
3. 【請求項３】 前記誘電体ライナー（９１）が窒化ケイ
   素である請求項１記載の改良されたスタックド−トレン
   チ型ダイナミックランダムアクセスメモリセル。
4. 【請求項４】 前記低速拡散不純物がヒ素である請求項
   １記載の改良されたスタックド−トレンチ型ダイナミッ
   クランダムアクセスメモリセル。
5. 【請求項５】 前記低速解散不純物がアンチモンである
   請求項１記載の改良されたスタックド−トレンチ型ダイ
   ナミックランダムアクセスメモリセル。
6. 【請求項６】 前記トレンチが隣接したフィールド酸化
   膜領域（１２）および前記セルアクセストランジスタの
   ゲートの縁のスペーサ（３２）の両方に整列される請求
   項１記載の改良されたスタックド−トレンチ型ダイナミ
   ックランダムアクセスメモリセル。
7. 【請求項７】 セルが、 アクセストランジスタが定義によれば記憶ノード接合
   （１９）およびアクセスノード接合（１８）の両方を有
   し、トレンチの側壁および底が低速拡散Ｎ−型不純物で
   ドープされ、前記記憶ノード接合と電気的に接続され
   る、セルアクセストランジスタに隣接したトレンチ（４
   １）、 少なくとも部分的に少なくとも１本の隣接したアレーワ
   ート線（１１）にオーバレイし、トレンチに延長するリ
   ンでドープされた多結晶シリコン記憶ノードプレート
   （１２１）、および、 トレンチの側壁をカバーし、記憶ノードプレートからア
   クセストランジスタチャネル領域へのリンの拡散に対す
   るバリヤーとして作用する誘電体ライナー（９１）を備
   え、記憶ノードプレートおよびアクセストランジスタの
   記憶ノード接合間の電気的接触が誘電体ライナーで被覆
   されていないトレンチの底で行われる、ダイナミックラ
   ンダムアクセスメモリ（ＤＲＡＭ）アレー内の改良され
   たスタックド−トレンチ型セル。
8. 【請求項８】 前記誘電体ライナー（９１）が二酸化ケ
   イ素である請求項７記載の改良されたスタックド−トレ
   ンチ型ダイナミックランダムアクセスメモリセル。
9. 【請求項９】 前記誘電体ライナー（９１）が窒化ケイ
   素である請求項７記載の改良されたスタックド−トレン
   チ型ダイナミックランダムアクセスメモリセル。
10. 【請求項１０】 前記トレンチが隣接したフィールド酸
    化膜領域（１２）および前記アクセストランジスタの縁
    のスペーサ（３２）の両方に整列される請求項７記載の
    改良されたスタックド−トレンチ型ダイナミックランダ
    ムアクセスメモリセル。