JPH01149453A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01149453A JPH01149453A JP62308137A JP30813787A JPH01149453A JP H01149453 A JPH01149453 A JP H01149453A JP 62308137 A JP62308137 A JP 62308137A JP 30813787 A JP30813787 A JP 30813787A JP H01149453 A JPH01149453 A JP H01149453A
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- JP
- Japan
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- electrode
- groove
- insulating film
- region
- capacitor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１トランジスタ１キャパシタ型メモリセルを
有する半導体記憶装置に関する。
有する半導体記憶装置に関する。
この種のメモリセルの従来例を第３図に示す。
図中、Ｐ＋基板上にＰ−層をエピタキシャル成長させた
（Ｐ−オンＰ＋）半導体基板１の主表面に、メモリセル
のトランスファーゲートを構成するゲート電極２及びソ
ース・ドレイン領域３．４を具備し、さらに主表面から
深さ方向に形成された溝５を持つ。
（Ｐ−オンＰ＋）半導体基板１の主表面に、メモリセル
のトランスファーゲートを構成するゲート電極２及びソ
ース・ドレイン領域３．４を具備し、さらに主表面から
深さ方向に形成された溝５を持つ。
この溝の内壁に容量絶縁膜６を介して、前述のトランス
ファーゲートのソース・ドレイン領域の一方４に接続さ
れた電荷蓄積のための容量電極７を持ち、メモリセルの
キャパシタを構成していた。なお、１７はノンドープポ
リシリコン又はＰＳＧからなる充填材である。
ファーゲートのソース・ドレイン領域の一方４に接続さ
れた電荷蓄積のための容量電極７を持ち、メモリセルの
キャパシタを構成していた。なお、１７はノンドープポ
リシリコン又はＰＳＧからなる充填材である。
さらに、前述のトランスファーゲートのソース・ドレイ
ン領域の他の一方３は、ビット線を構成するアルミニウ
ム配線８に接続され、ゲート電極２はワード線を兼ね、
紙面に、垂直方向に延在してメモリセルを構成していた
。
ン領域の他の一方３は、ビット線を構成するアルミニウ
ム配線８に接続され、ゲート電極２はワード線を兼ね、
紙面に、垂直方向に延在してメモリセルを構成していた
。
上述した従来の半導体記憶装置は、溝の内壁゛のみにキ
ャパシタを形成する構造となっているのでメモリセルと
して安定な動作をさせるために必要な容量値を確保する
ためには深い溝が必須となるので必ずしも特性や製造歩
留りを期することができないという欠点をもつ。
ャパシタを形成する構造となっているのでメモリセルと
して安定な動作をさせるために必要な容量値を確保する
ためには深い溝が必須となるので必ずしも特性や製造歩
留りを期することができないという欠点をもつ。
本発明の半導体記憶装置は、−導電型半導体基板の主表
面から深さ方向に設けられた溝、前記溝の少なくとも側
壁の一部に形成された一導電型の高濃度不純物領域、前
記溝の側壁部に第１の絶縁膜を介して設けられた第１の
電極及び前記第１の電極と対向して第２の絶縁膜を介し
て設けられた第２の電極からなる容量素子を含む１トラ
ンジスタ１キャパシタ型メモリセルを有している。
面から深さ方向に設けられた溝、前記溝の少なくとも側
壁の一部に形成された一導電型の高濃度不純物領域、前
記溝の側壁部に第１の絶縁膜を介して設けられた第１の
電極及び前記第１の電極と対向して第２の絶縁膜を介し
て設けられた第２の電極からなる容量素子を含む１トラ
ンジスタ１キャパシタ型メモリセルを有している。
次に本発明について、図面を参照して説明する。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
Ｐ＋型シリコンよりなる半導体基板１の主表面に、メモ
リセルのトランスファーゲートを構成するゲート電極２
及びＮ型のソース・ドレイン領域３．４を持ち、さらに
深さ方向に形成された溝５を持つ。９は、溝５の内壁に
設けられたＰ型の高濃度不純物領域で、主表面に設けら
れた後述のＮ＋拡散層領域１１と接触しないよう、深さ
方向に表面から隔して、形成されている。７′はリンド
ープポリシリ（ボンよりなる電荷蓄積用の第１の電極で
、溝９の内壁に第１の絶縁膜６（酸化シリコン膜）を介
して、形成されており、主表面近傍で第１の絶縁膜６に
設けられたダイレクトコンタクト１０により前述のトラ
ンスファーゲートのソース・ドレイン領域４に接続され
ている。１１は、ダイレクトコンタクト部より、第１の
電極７′中のリンが熱拡散し形成されたＮ１拡散層領域
を示す。１２は溝５の底で半導体基板に接続された第２
の電極でボロンをドープしたポリシリコンより成り、第
１の電極７′に対し第２の絶縁膜１３く酸化シリコン膜
）を介して、形成されている。１６はＰ＋拡散層領域で
、上述の第２の電極中のボロンが熱拡散して形成された
ものである。
リセルのトランスファーゲートを構成するゲート電極２
及びＮ型のソース・ドレイン領域３．４を持ち、さらに
深さ方向に形成された溝５を持つ。９は、溝５の内壁に
設けられたＰ型の高濃度不純物領域で、主表面に設けら
れた後述のＮ＋拡散層領域１１と接触しないよう、深さ
方向に表面から隔して、形成されている。７′はリンド
ープポリシリ（ボンよりなる電荷蓄積用の第１の電極で
、溝９の内壁に第１の絶縁膜６（酸化シリコン膜）を介
して、形成されており、主表面近傍で第１の絶縁膜６に
設けられたダイレクトコンタクト１０により前述のトラ
ンスファーゲートのソース・ドレイン領域４に接続され
ている。１１は、ダイレクトコンタクト部より、第１の
電極７′中のリンが熱拡散し形成されたＮ１拡散層領域
を示す。１２は溝５の底で半導体基板に接続された第２
の電極でボロンをドープしたポリシリコンより成り、第
１の電極７′に対し第２の絶縁膜１３く酸化シリコン膜
）を介して、形成されている。１６はＰ＋拡散層領域で
、上述の第２の電極中のボロンが熱拡散して形成された
ものである。
ＭＯＳＦＥＴのソース・ドレイン領域の他の一方３は、
コンタクトホール１４でアルミニウム配線８に接続され
ている。
コンタクトホール１４でアルミニウム配線８に接続され
ている。
次に、本実施例の動作を説明する。ゲート電極２、ソー
ス・ドレイン領域３．４で成るＭＯＳＦＥＴは、メモリ
セルのトランスファーゲートを構成し、このゲート電極
２は紙面と垂直方向に延在し、ワード線となっている。
ス・ドレイン領域３．４で成るＭＯＳＦＥＴは、メモリ
セルのトランスファーゲートを構成し、このゲート電極
２は紙面と垂直方向に延在し、ワード線となっている。
ソース・トレイン領域３はアルミニウム配線８より成る
ビット線に接続され、他の一方のソース・ドレイン領域
４は後述のキャパシタ（容量素子）に接続されている。
ビット線に接続され、他の一方のソース・ドレイン領域
４は後述のキャパシタ（容量素子）に接続されている。
このキャパシタは、第１の電極とＰ型の高濃度不純物領
域９および第２の電極１２の間で形成され、第一の電極
７′に電荷が蓄積される。
域９および第２の電極１２の間で形成され、第一の電極
７′に電荷が蓄積される。
高濃度不純物領域９は、従来例のようにＰ−オンＰ＋基
板を用いる場合には改めて形成する必要はない。
板を用いる場合には改めて形成する必要はない。
以上の説明から判るように、溝の側壁部に二重構造をも
つ容量素子を有しているので、溝の深さをそれほど深く
しなくても半導体基板の主表面の面積あたりの容量を大
きくできる。従来例も第３図に示したように溝の内部を
充填材１７で埋めるのが常態であるのにかんがみてこの
ことは首肯されよう。
つ容量素子を有しているので、溝の深さをそれほど深く
しなくても半導体基板の主表面の面積あたりの容量を大
きくできる。従来例も第３図に示したように溝の内部を
充填材１７で埋めるのが常態であるのにかんがみてこの
ことは首肯されよう。
第２図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
ボロンをドープしたポリシリコンよりなる第２の電極１
２が第１の電極７′上に設けられた第２の絶縁膜１３を
介して設けられ一部は半導体基板の主表面上に延在し、
ダイレクトコンタクト１３により半導体基板に接続され
ていることが第１図と異なる。またこの接続部には第２
の電極１２中のボロンが熱拡散して形成されたＰ＋拡散
層領域１６が、自動的に形成される。溝の底部と上部も
二重構造となるので容量値をより大きくできる利点があ
る。
２が第１の電極７′上に設けられた第２の絶縁膜１３を
介して設けられ一部は半導体基板の主表面上に延在し、
ダイレクトコンタクト１３により半導体基板に接続され
ていることが第１図と異なる。またこの接続部には第２
の電極１２中のボロンが熱拡散して形成されたＰ＋拡散
層領域１６が、自動的に形成される。溝の底部と上部も
二重構造となるので容量値をより大きくできる利点があ
る。
以上の実施例ではＰ型半導体基板に形成したメモリセル
を示したが、Ｐウェル中に形成してもよい。さらにＮ型
半導体基板又はｎウェル中に形成することも可能で、そ
の際は上述の説明でＰ、Ｎが逆となる。
を示したが、Ｐウェル中に形成してもよい。さらにＮ型
半導体基板又はｎウェル中に形成することも可能で、そ
の際は上述の説明でＰ、Ｎが逆となる。
以上説明したように、本発明は溝の内部に第１の電極と
対向して第２の絶縁膜を介し導電性材料よりなる第２の
電極を備えた二重構造の容量素子を有しているので、深
い溝を形成することなしに十分な容量値が得られ、メモ
リセルとしてより安定動作、高速動作、耐α線強度の向
上が可能となる効果がある。さらに深い溝を必要としな
いため、容易に、安定に製造することができるという効
果もある。
対向して第２の絶縁膜を介し導電性材料よりなる第２の
電極を備えた二重構造の容量素子を有しているので、深
い溝を形成することなしに十分な容量値が得られ、メモ
リセルとしてより安定動作、高速動作、耐α線強度の向
上が可能となる効果がある。さらに深い溝を必要としな
いため、容易に、安定に製造することができるという効
果もある。
第１図、第２図及び第３図はそれぞれ第１の実施例、第
２の実施例及び従来例の主要部を示す半導体チップの断
面図である。 １・・・半導体基板、２・・・ゲート電極、３・・・ソ
ース・ドレイン領域、５・・・溝、６・・・容量絶縁膜
、６′・・・第１の絶縁膜、７・・・容量電極、７′・
・・第１の電極、８・・・アルミニウム配線、９・・・
高濃度不純物領域、１０・・・ダイレクトコンタクト、
１１・・・Ｎ＋拡散層領域、１２・・・第２の電極、１
３・・・第２の絶縁膜、１４・・・コンタクトホール、
１５・・・ダイレクトコンタクト、１６・・・Ｐ＋拡散
層領域、１７・・・充填材。
２の実施例及び従来例の主要部を示す半導体チップの断
面図である。 １・・・半導体基板、２・・・ゲート電極、３・・・ソ
ース・ドレイン領域、５・・・溝、６・・・容量絶縁膜
、６′・・・第１の絶縁膜、７・・・容量電極、７′・
・・第１の電極、８・・・アルミニウム配線、９・・・
高濃度不純物領域、１０・・・ダイレクトコンタクト、
１１・・・Ｎ＋拡散層領域、１２・・・第２の電極、１
３・・・第２の絶縁膜、１４・・・コンタクトホール、
１５・・・ダイレクトコンタクト、１６・・・Ｐ＋拡散
層領域、１７・・・充填材。
Claims (1)
- 一導電型半導体基板の主表面から深さ方向に設けられた
溝、前記溝の少なくとも側壁の一部に形成された一導電
型の高濃度不純物領域、前記溝の側壁部に第１の絶縁膜
を介して設けられた第１の電極及び前記第１の電極と対
向して第２の絶縁膜を介して設けられた第２の電極から
なる容量素子を含む１トランジスタ１キャパシタ型メモ
リセルを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308137A JPH01149453A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308137A JPH01149453A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149453A true JPH01149453A (ja) | 1989-06-12 |
Family
ID=17977335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62308137A Pending JPH01149453A (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149453A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223730A (en) * | 1992-02-03 | 1993-06-29 | Micron Technology, Inc. | Stacked-trench dram cell that eliminates the problem of phosphorus diffusion into access transistor channel regions |
| US7019349B2 (en) * | 2004-01-06 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device with cap structure and method of manufacturing the same |
| CN109416897A (zh) * | 2016-07-29 | 2019-03-01 | 索尼公司 | 显示装置、显示装置制造方法以及电子设备 |
-
1987
- 1987-12-04 JP JP62308137A patent/JPH01149453A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223730A (en) * | 1992-02-03 | 1993-06-29 | Micron Technology, Inc. | Stacked-trench dram cell that eliminates the problem of phosphorus diffusion into access transistor channel regions |
| DE4303059B4 (de) * | 1992-02-03 | 2004-01-29 | Micron Technology, Inc. | Stapel-Graben-DRAM-Zelle |
| US7019349B2 (en) * | 2004-01-06 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device with cap structure and method of manufacturing the same |
| CN109416897A (zh) * | 2016-07-29 | 2019-03-01 | 索尼公司 | 显示装置、显示装置制造方法以及电子设备 |
| CN109416897B (zh) * | 2016-07-29 | 2021-07-02 | 索尼公司 | 显示装置、显示装置制造方法以及电子设备 |
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