DE102009035926B4 - Kompakte Speicherarrays - Google Patents

Kompakte Speicherarrays Download PDF

Info

Publication number
DE102009035926B4
DE102009035926B4 DE102009035926.5A DE102009035926A DE102009035926B4 DE 102009035926 B4 DE102009035926 B4 DE 102009035926B4 DE 102009035926 A DE102009035926 A DE 102009035926A DE 102009035926 B4 DE102009035926 B4 DE 102009035926B4
Authority
DE
Germany
Prior art keywords
lines
metal
gate
gate lines
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102009035926.5A
Other languages
English (en)
Other versions
DE102009035926A1 (de
Inventor
Wolf Allers
Michael Bollu
Dr. Nirschl Thomas
Dr. Otterstedt Jan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102009035926A1 publication Critical patent/DE102009035926A1/de
Application granted granted Critical
Publication of DE102009035926B4 publication Critical patent/DE102009035926B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Speicherzellenarray, aufweisend • erste Gateleitungen, zweite Gateleitungen und dritte Gateleitungen, die über einem Substrat angeordnet sind, wobei die zweiten Gateleitungen zwischen den ersten Gateleitungen und den dritten Gateleitungen angeordnet sind und wobei die ersten Gateleitungen, die zweiten Gateleitungen und die dritten Gateleitungen angrenzende Gateleitungen des Speicherzellenarrays bilden; • erste Metallleitungen, die über den ersten Gateleitungen angeordnet sind und die in Richtung der ersten Gateleitungen verlaufen, wobei die ersten Metallleitungen mit den ersten Gateleitungen elektrisch gekoppelt sind; • zweite Metallleitungen, die über den zweiten Gateleitungen angeordnet sind und die in Richtung der zweiten Gateleitungen verlaufen, wobei die zweiten Metallleitungen mit den zweiten Gateleitungen elektrisch gekoppelt sind; • dritte Metallleitungen, die über den dritten Gateleitungen angeordnet sind und die in Richtung der dritten Gateleitungen verlaufen, wobei die dritten Metallleitungen mit den dritten Gateleitungen elektrisch gekoppelt sind, wobei die ersten Metallleitungen, die zweiten Metallleitungen und die dritten Metallleitungen in verschiedenen Metallisierungsebenen angeordnet sind; • mit ersten Bereichen, die Kontakte aufweisen, die die ersten Gateleitungen nur mit den ersten Metallleitungen elektrisch koppeln; • mit zweiten Bereichen, die die zweiten Gateleitungen mit den zweiten Metallleitungen elektrisch koppeln; • wobei jede der ersten Metallleitungen einen ersten Abschnitt, der zumindest einen der ersten Bereiche umfasst, und einen zweiten Abschnitt aufweist, der benachbart zu zumindest einem der zweiten Bereiche angeordnet ist, wobei jeder der zweiten Abschnitte der ersten Metallleitungen in Richtung der ersten Gateleitungen bezüglich eines ersten Abschnitts der korrespondierenden ersten Metallleitungen versetzt ist.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterkomponenten und insbesondere kompakte Speicherarrays.
  • Im Allgemeinen werden Halbleiterbauelemente in vielfältigen elektronischen Anwendungen verwendet, wie zum Beispiel Computern, Mobiltelefonen, persönlichen Datenverarbeitungsgeräten und vielen anderen Anwendungen. Häusliche, industrielle und Automotiv-Geräte, die in der Vergangenheit nur mechanische Komponenten umfassten, weisen nun elektronische Teile auf, die zum Beispiel Halbleiterbauelemente erfordern.
  • US 2005/0122776 A1 zeigt einen nichtflüchtigen Speicher, der eine Anordnung von Speicherzellen aufweist, wobei Wortleitungen in jeder Speicherzelle in eine Mehrzahl von Byte-Wortleitungen unterteilt sind. Der Speicher weist weiter eine Mehrzahl von Byte-Wortleitung-Dekodierern auf, die in einem zusammenhängenden Dreifach-Tal („triple well”) ausgebildet sind, die außerhalb der Anordnung der Speicherzellen angeordnet sind und die mit den Byte-Wortleitungen mittels einer Mehrzahl von Metallleitungen verbunden sind.
  • US 2007/0252192 A1 zeigt eine Anordnung von nichtflüchtigen Speicherzellen, bei der jede Speicherzelle von einer benachbarten Speicherzelle mittels eines Grabens getrennt ist. Jede Speicherzelle wird gebildet mittels übereinander Ausbildens von Schichten auf einem Substrat, insbesondere einer Tunneloxidschicht, einer Polysilizium-Schwebendes-Gate-Schicht, einer Oxidschicht und einer Polysilizium-Steuer-Gate-Schicht.
  • Es besteht ein Trend in der Halbleiterindustrie in Richtung Skalierung. Skalierung erfordert eine Verringerung der Komponentengröße zum Beispiel durch Verringern der Größe von Strukturelementen, z. B. der Schaltungen, Elemente, leitfähigen Leitungen und Durchkontaktierungen von Halbleiterbauelementen, um die Leistungsfähigkeit der Halbleiterbauelemente zu vergrößern, während gleichzeitig die Dichte vergrößert wird. Die minimale Strukturelementegröße von Halbleiterbauelementen hat mit der Zeit stetig abgenommen. Mit kleiner werdenden Strukturelementen von Halbleiterbauelementen wird es jedoch schwieriger, alle Strukturelemente aggressiv zu skalieren, um die notwendige Schrumpfung der Chipgröße zu erzielen. Es werden daher alternative Strategien zum Skalieren benötigt.
  • Eine Möglichkeit, Skalierung zu erzielen, ohne die Strukturelemente zu verringern, ist eine Verbesserung des Entwurfs von Schaltungen, um die durch Prozesse eingeführten Beschränkungen zu überwinden. Eine Möglichkeit zur Verbesserung von Schaltungen erfordert eine Verbesserung des Layouts der Schaltungen. Verbesserungen beim Layoutentwurf können dabei helfen, die Last der Skalierung zu verteilen. Layoutänderungen sind jedoch gegenüber Ausbeuteverlusten anfällig, die durch elektrische Kurzschlüsse usw. entstehen. Es werden daher Layoutänderungen zur Erzielung von Skalierung ohne Beeinträchtigung der Prozessausbeute benötigt.
  • Diese und andere Probleme werden im Allgemeinen durch bevorzugte Ausführungsformen der vorliegenden Erfindung, die kompakte Speicherzellenarrays umfassen, gelöst oder umgangen und es werden im Allgemeinen technische Fortschritte erzielt.
  • Ausführungsformen der Erfindung weisen auf Speicherzellenarrays mit Wortleitungs-Stitching, das in mehreren Metallisierungsschichten angeordnet ist. Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung umfasst ein Speicherzellenarray erste, zweite und dritte Gateleitungen, die über einem Substrat angeordnet sind, wobei die zweiten Gateleitungen zwischen den ersten und den dritten Gateleitungen angeordnet sind und wobei die ersten, zweiten und dritten Gateleitungen angrenzende Gateleitungen des Speicherzellenarrays bilden. Die Speicherzelle weist ferner auf über den ersten Gateleitungen angeordnete erste Metallleitungen, die in Richtung der ersten Gateleitungen verlaufen, wobei die ersten Metallleitungen mit den ersten Gateleitungen gekoppelt sind; über den zweiten Gateleitungen angeordnete zweite Metallleitungen, die in Richtung der zweiten Gateleitungen verlaufen, wobei die zweiten Metallleitungen mit den zweiten Gateleitungen gekoppelt sind; und über den dritten Gateleitungen angeordnete dritte Metallleitungen, die in Richtung der dritten Gateleitungen verlaufen, wobei die dritten Metallleitungen mit den dritten Gateleitungen gekoppelt sind, wobei die ersten Metallleitungen, die zweiten Metallleitungen und die dritten Metallleitungen in verschiedenen Metallisierungsebenen angeordnet sind; mit ersten Bereichen, die Kontakte aufweisen, die die ersten Gateleitungen nur mit den ersten Metallleitungen elektrisch koppeln; mit zweiten Bereichen, die die zweiten Gateleitungen mit den zweiten Metallleitungen elektrisch koppeln; wobei jede der ersten Metallleitungen einen ersten Abschnitt, der zumindest einen der ersten Bereiche umfasst, und einen zweiten Abschnitt aufweist, der benachbart zu zumindest einem der zweiten Bereiche angeordnet ist, wobei jeder der zweiten Abschnitte der ersten Metallleitungen in Richtung der ersten Gateleitungen bezüglich eines ersten Abschnitts der korrespondierenden ersten Metallleitungen versetzt ist.
  • Im Obigen wurden die Merkmale einer Ausführungsform der vorliegenden Erfindung relativ allgemein umrissen, damit die folgende ausführliche Beschreibung der Erfindung besser verständlich wird. Im Folgenden werden zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden.
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beigefügten Zeichnungen verwiesen.
  • Es zeigen
  • 1 ein hochdichtes Speicherarray, wobei eine Speicherzelle und Wortleitungen dargestellt sind;
  • 2, die 2a bis 2e enthält, ein Speicherzellenarray, das Wortleitungs-Stitching verwendet, wobei 2a eine Draufsicht zeigt und 2b bis 2e Querschnittsansichten zeigen, gemäß einer Ausführungsform der Erfindung;
  • 3, die 3a bis 3d enthält, ein Speicherzellenarray, das Wortleitungs-Stitching verwendet, wobei 3a eine Draufsicht zeigt und 3b bis 3e Querschnittsansichten zeigen, gemäß einer Ausführungsform der Erfindung;
  • 4, die 4a bis 4d enthält, das Layout von 3, wobei jede Ebene separat dargestellt ist;
  • 5 ein Speicherzellenarray, das Wortleitungs-Stitching mit diskontinuierlichen Gateleitungen verwendet, gemäß einer Ausführungsform der Erfindung;
  • 6, die 6a bis 6e enthält, ein Speicherzellenarray, das Wortleitungs-Stitching verwendet, wobei 6a eine Draufsicht zeigt und 6b bis 6e Querschnittsansichten zeigen, gemäß einer Ausführungsform der Erfindung;
  • 7, die 7a bis 7c enthält, das Layout von 6, wobei eine Kopplung mit jeder Metallebene separat dargestellt ist;
  • 8 ein Speicherzellenarray, das Wortleitungs-Stitching mit diskontinuierlichen Gateleitungen verwendet, gemäß einer Ausführungsform der Erfindung; und
  • 9, die 9a bis 9d enthält, ein Speicherzellenarray, das Wortleitungs-Stitching mit vier Metallebenen verwendet, gemäß einer Ausführungsform der Erfindung.
  • Im Rahmen dieser Beschreibung werden die Begriffe ”verbunden”, ”angeschlossen” sowie ”gekoppelt” verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
  • Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, sofern es nicht anders angegeben wird. Die Figuren sind so gezeichnet, dass die relevanten Aspekte der Ausführungsformen deutlich dargestellt werden, und sind nicht unbedingt maßstabsgetreu gezeichnet.
  • Im Folgenden werden die Herstellung und Verwendung der zurzeit bevorzugten Ausführungsformen ausführlich besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in vielfältigen spezifischen Kontexten realisiert werden können. Die spezifischen besprochenen Ausführungsformen veranschaulichen lediglich spezifische Arten der Herstellung und Verwendung der Erfindung und begrenzen nicht den Schutzumfang der Erfindung.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einem kompakten Speicherarray, das durch Wortleitungs-Stitching unter Verwendung mehrerer Metallisierungsebenen gebildet wird. Die Erfindung kann jedoch auch auf andere Leiter, sowie auf andere Halbleiterkomponenten und Halbleiterbauelemente angewandt werden.
  • Die Skalierung von Speicherschaltungen erfordert die Skalierung der Speicherzellengröße, ohne Leistungsmetriken zu beeinträchtigen. 1 zeigt eine in einem aktiven Bereich gebildete Speicherzelle 11. Eine Speicherzelle 11 wird von einer Technologiegeneration zur nächsten um etwa 50% skaliert, ohne die Leistungsfähigkeit zu beeinträchtigen, und bei vielen Technologien wird die Leistungsfähigkeit mit jedem nachfolgenden Technologieknoten verbessert. Der Entwurf solcher Speicherzellen erfordert eine Maximierung der Leistungsfähigkeit (z. B. Minimierung von Verzögerung und Stromverbrauch), während die Größe der integrierten Schaltung verringert wird, um die Dichte zu verbessern.
  • Die Skalierung der Speicherzelle erfordert eine Skalierung aller Strukturelemente der Schaltung von dem vorherigen Technologieknoten. Dies erfordert eine Skalierung der Zellenhöhe 12 (1), die den Bereich der Speicherzelle 11 definiert. Im Idealfall definiert der Abstand zwischen den Gateleitungen oder Steuergates (minimaler Poly-Rasterabstand) die Zellenhöhe 12 der Speicherzelle 11. Ein Layout einer Speicherzelle mit einer Speicherzellenhöhe auf dem minimalen Poly-Rasterabstand führt jedoch zu zusätzlichen Problemen, wenn Lösungen zur Steigerung der Leistungsfähigkeit wie nachfolgend erläutert verwendet werden.
  • Eines der Probleme bei der Verbesserung der Leistungsfähigkeit der Speicherzellen betrifft abnehmenden parasitären Widerstand und abnehmende parasitäre Kapazität verbindender leitfähiger Leitungen. Einer der kritischen Engpässe ist der parasitäre Widerstand der Wortleitungen, die das Gate oder die Steuergates individueller Transistoren in einem Speicherarray koppeln. Wortleitungen weisen typischerweise lange Polysiliziumleitungen auf. Der größere (elektrische) Widerstand von Polysilizium relativ zu Metallen führt zu signifikanten Widerstandsverlusten durch die Wortleitungen. Zum Beispiel sind in 1 die Wortleitungen (WL0, WL1, WL2, WL3, WL4, WL5) aus Polysiliziumleitungen gebildete Wortleitungen. Die Wortleitungen sind wie in 1 dargestellt senkrecht zu den Bitleitungen orientiert.
  • Eine Möglichkeit zur Verringerung des Widerstands der Polysiliziumleitungen ist das „Stitchen” der Polysiliziumleitungen durch Einführung von Metallleitungen. Bei Stitching werden die Wortleitungen gebildet, indem man einen Leiter mit niedrigem Widerstand durch Verwendung von Kontakten zwischen Dielektrika oder Kontakt-Plugs mit einem Leiter (Poly-Gateleitung) mit hohem Widerstand koppelt. Beim Wortleitungs-Stitching koppeln Kontakt-Plugs die Polysilizium-Gateleitungen mit einer Metallleitung unmittelbar über den Polysilizium-Gateleitungen, so dass der Strompfad durch die Leitungen mit niedrigem Widerstand (z. B. Metallleitungen) verläuft, so dass die Polysiliziumleitungen mit höherem Widerstand vermieden werden.
  • Die Verwendung von Wortleitungs-Stitching vergrößert die Geschwindigkeit, mit der das Potential auf der Wortleitung umgeschaltet werden kann, da die Geschwindigkeit durch den Wert des RC-Produkts der Wortleitung begrenzt wird. Da der Flächenwiderstand der Metallleitungen wesentlich geringer als der Flächenwiderstand des den Gateleiter bildenden Materials ist, verringert die Verwendung von Wortleitungs-Stitching den Widerstand auf Kosten von wenig zusätzlicher Kapazität sehr. Somit wird der Wert des RC-Produkts stark verringert, wodurch eine Vergrößerung der Schaltgeschwindigkeit der Wortleitung ermöglicht wird.
  • Obwohl die Verwendung des Wortleitungs-Stitching die Leistungsfähigkeit verbessert, erfordert die Implementierung eines solchen Verfahrens einen Stitch-Bereich zur Unterbringung von Kontakten zwischen den Metallleitungen und den Polysilizium-Gateleitungen. Die zum Stitching der Metallleitungen einer Wortleitung an seine Polysilizium-Gateleitungen verwendeten Kontakte sind in den Stitch-Bereichen angeordnet, die sich angrenzend an die Speicherarrays befinden und typischerweise zwischen angrenzenden Spalten von Speicherarrays angeordnet sind. In den Bereichen über den Kontakt-Plugs oder Durchkontaktierungen werden Metallleitungen jedoch größer als ihre normale Linienbreite strukturiert. Für gute Kontaktbildung wird die Breite der Metallleitungen lokal vergrößert. Diese lokale Zunahme der Metallleitungsbreite begrenzt daher den zulässigen Minimalabstand zwischen angrenzenden Metallleitungen (kontaktierter Metall-Rasterabstand). Da die Wortleitungen nun mit den Metallleitungen gekoppelt sind, wird auch der minimale Abstand zwischen den Wortleitungen auf dem kontaktierten Metall-Rasterabstand begrenzt (sogar in dem Speicherarray).
  • Die Skalierung der Zellengröße wird daher durch den kontaktierten Metall-Rasterabstand begrenzt. Dies ist sehr nachteilhaft, da der minimale kontaktierte Rasterabstand der Poly-Gateleitungen viel geringer als der minimale kontaktierte Rasterabstand von Metallleitungen sein kann. Obwohl die Poly-Leitungen dichter strukturiert werden können, verhindert anders ausgedrückt das Wortleitungs-Stitching ein Leveraging dieses zusätzlichen Bereichs. In Technologien, die Wortleitungs-Stitching verwenden, werden die Poly-Gateleitungen daher nur bis herauf zu dem kontaktierten Metall-Rasterabstand für die erste Metallebene strukturiert. Die Verwendung von Wortleitungs-Stitching erzwingt einen Kompromiss zwischen Leistungsfähigkeit und Skalierung.
  • Bei verschiedenen Ausführungsformen, die in der vorliegenden Offenbarung beschrieben werden, wird dieser Kompromiss zwischen Leistungsfähigkeit und Skalierung vermieden, indem man ein Mehrebenen-Metallisierungsverfahren einführt, das die Anforderung bezüglich minimalen Rasterabstands jeder individuellen Metallebene von dem minimalen Rasterabstand der Wortleitungen trennt. In Wortleitungen werden einander (unmittelbar) benachbarte Wortleitungen mit verschiedenen Metallebenen gekoppelt, so dass der minimale Rasterabstand von Poly mit dem minimalen kontaktierten Rasterabstand jeder Metallebene entkoppelt wird.
  • Strukturelle Ausführungsformen des Layouts werden unter Verwendung von 2, 3, 5, 6, 8 und 9 dargestellt. Obere Schnittansichten, die die Bildung des individuellen Wortleitungs-Stitching in einer einzigen Metallebene darstellen, werden unter Verwendung von 4 und 7 dargestellt, um individuelle Schichten (oder Maskenlayout für jede Metallisierungsebene) mit Bezug auf die Gateleitungen zu beschreiben.
  • 2, die 2a bis 2e enthält, zeigt ein Layout eines Speicherzellenarrays bei einer Ausführungsform der Erfindung. 2a zeigt die Draufsicht und zeigt alle miteinander überlagerten Schichten, während 2b bis 2e entsprechende vertikale Querschnittsansichten zeigen.
  • Mit Bezug auf 2a weist das Speicherzellenarray 1 ein Array von Speicherzellen 11 auf. Jede Speicherzelle weist eine Speicherzellenhöhe 12 auf, die die Zellenabmessung und daher die Größe oder den Bereich der Speicherzelle beschreibt. Die Gateleitungen 20 bilden die Wortleitungen (WL0, WL1, WL2, WL3, WL4 und WL5) und sind über einem aktiven Bereich angeordnet. Der aktive Bereich des Speicherzellenarrays weist ferner möglicherweise aktive Bauelemente wie Transistoren, Dioden, Kondensatoren und Widerstände auf.
  • 2b bis 2e zeigen Querschnittsansichten von 2a. Wie in Querschnittsansichten von 2b bis 2e dargestellt, werden die Gateleitungen 20 entweder mit den ersten Metallleitungen 21, den zweiten Metallleitungen 22 oder den dritten Metallleitungen 23 gekoppelt. Bei einer Ausführungsform werden die ersten Metallleitungen 21 über den Gateleitungen 20 der ersten Wortleitung WL0 und der vierten Wortleitung WL3 gebildet. Die ersten Metallleitungen 21 werden auch mit den entsprechenden Wortleitungen darunter gekoppelt und bilden einen Teil der ersten Wortleitung WL0 und der vierten Wortleitung WL3. Die zweiten Metallleitungen 22 sind über den Gateleitungen 20 der zweiten Wortleitung WL1 und der fünften Wortleitung WL4 angeordnet. Die zweiten Metallleitungen 22 bilden einen Teil der zweiten Wortleitung WL1 und der fünften Wortleitung WL4. Ähnlich sind die dritten Metallleitungen 23 über den Gateleitungen 20 der dritten Wortleitung WL2 und der sechsten Wortleitung WL5 angeordnet. Die dritten Metallleitungen 23 bilden einen Teil der dritten Wortleitung WL2 und der sechsten Wortleitung WL5.
  • Die Zellenhöhe 12 (einer anderen Zelle) in dem in 2a gebildeten Speicherzellenarray ist auch in 2b dargestellt. Bei verschiedenen Ausführungsformen ist ferner die Zellehöhe 12 auch der minimal zulässige Abstand zwischen den Gateleitungen 20. Ferner ist der Abstand zwischen den mittleren Leitungen der ersten Metallleitungen 21 (P21), der zweiten Metallleitungen 22 (P22) und der dritten Metallleitungen 23 (P23) in 2b markiert. Aus der Darstellung ist ersichtlich, dass die Gateleitungen 20 dichter beieinander gepackt sind als irgendwelche der Metallleitungen. Anders ausgedrückt, ist der Rasterabstand zwischen Poly kleiner als der minimale Rasterabstand der anderen Metallebenen, d. h. P20 < P21, P22 oder P23.
  • Man erreicht dies durch Koppeln mehrerer Metallleitungen im Wortleitungs-Stitching mit den Gateleitungen 20. Durch Koppeln mit mehreren Metallleitungen wird jede Metallebene in einem Rasterabstand ausgelegt, der größer oder gleich dem minimalen kontaktierten Rasterabstand für diese Metallebene ist. Da sich Metallleitungen in verschiedenen Schichten teilweise oder wesentlich überlappen können, werden im Idealfall drei Metallleitungen in dem Platz geroutet, der normalerweise für nur eine Metallleitung verfügbar ist, und die Poly-Gateleitungen können mit dem minimalen kontaktierten Poly strukturiert werden. Zum Beispiel bei einer Ausführungsform, bei der die Metallleitungen vertikal ohne jeglichen zusätzlichen Platz für die Kontaktierung und ohne eine Änderung der Beabstandung mit den Gateleitungen 20 gekoppelt werden.
  • In der Realität wird jedoch zusätzlicher Platz für die Verbindung der höheren Metallebenen bis herunter zu den Gateleitungen 20 zugeteilt. Dies erfordert dazwischentretende Metall-Spots in den Metallschichten zwischen den höheren Metallebenen und den Gateleitungen 20. An die anderen Gateleitungen 20 gekoppelte Metallleitungen werden daher wegbewegt, um einen Kurzschluss zu höheren Metallebenen zu verhindern, wodurch ausreichend Platz für die Platzierung der dazwischentretenden Metall-Spots ermöglicht wird. In 2a ist dies durch die Biegungen in der ersten Metallleitung 21 und der zweiten Metallleitung 22 visualisiert.
  • Nunmehr mit Bezug auf 2c ist die dritte Metallleitung 23 mit einer Poly-Gateleitung 20 gekoppelt, die durch die Kontakt-Plugs 16 und eine erste Durchkontaktierung 17 und eine zweite Durchkontaktierung 18 eine dritte Wortleitung WL2 und sechste Wortleitung WL5 bildet. Die Kontakte mit der dritten Metallleitung 23 werden in definierten Bereichen, zum Beispiel in dem ersten Kontaktbereich 31 und dem zweiten Kontaktbereich 32, platziert. Die mit den Gateleitungen 20, die zwischen der dritten Wortleitung WL2 und der sechsten Wortleitung WL5 angeordnet sind, gekoppelten Wortleitungen werden zwischen ihnen angeordnet, um den Abstand zwischen der ersten Metallleitung 21 und der zweiten Metallleitung 22 zu maximieren. Zum Beispiel sind die vierte Wortleitung WL3 in der ersten Metallleitung 21 und die fünfte Wortleitung WL4 in der zweiten Metallleitung 22 übereinander angeordnet und befinden sich zwischen der dritten Wortleitung WL2 und der sechsten Wortleitung WL5. Der effektive Rasterabstand der ersten Metallleitungen 21 (EP21) und der zweiten Metallleitungen 22 (EP22) in dem Bereich zwischen dem ersten Kontaktbereich 31 und dem zweiten Kontaktbereich 32 ist daher kleiner als der Rasterabstand der ersten Metallleitungen 21 (P21) und der zweiten Metallleitungen 22 (P22), d. h. EP21 < P21 und EP22 < P22. Diese Verringerung des erforderlichen effektiven Rasterabstands führt zu dem Verlust an Entwurfseffizienz relativ zum Idealfall. Wie in dieser Ausführungsform dargestellt (siehe z. B. 2c), können daher drei Metallleitungen in dem Platz geroutet werden, der normalerweise für nur zwei Metallleitungen verfügbar ist. Dies verringert die Zellenhöhe um 33% oder vergrößerte alternativ dazu den minimalen Metallrasterabstand um 50%.
  • Ähnlich zeigt 2d die Bildung einer zweiten Wortleitung WL1 und einer fünften Wortleitung WL4 durch die Kontakt-Plugs 16 und erste Durchkontaktierungen 17. Die entsprechenden Kontaktbereiche der zweiten Wortleitung WL1 und der fünften Wortleitung WL4 sind in 2d als den dritten Kontaktbereich 35 und den vierten Kontaktbereich 36 bildend dargestellt. Die die vierte Wortleitung WL3 bildenden ersten Metallleitungen 21 sind äquidistant von den die zweite Wortleitung WL1 und die fünfte Wortleitung WL4 bildenden ersten Metallleitungen 21 gebildet. Somit ist der effektive Rasterabstand der ersten Metallleitungen EP21 kleiner als der Rasterabstand der ersten Metallleitungen P21 in dem Rest des Layouts. Der signifikante Gewinn an minimalem Metallrasterabstand, der durch die mehrfache Stapelung des Wortleitungs-Stitching erzielt wird, reicht jedoch aus, um einige Verluste aufgrund solcher Einschränkungen auszugleichen. 2e zeigt die Verbindung einer ersten Wortleitung WL0 und einer vierten Wortleitung Wl3 durch die die Kontakt-Plugs 16 in den Kontaktbereichen 37 und 38.
  • 3, die 3a bis 3d enthält, zeigt ein Layout eines Speicherzellenarrays bei einer Ausführungsform der Erfindung. 3a zeigt die Draufsicht und zeigt alle Schichten miteinander überlagert, während 3b bis 3d entsprechende vertikale Querschnittsansichten zeigen. Bei dieser Ausführungsform ist ein größerer Teil des Layouts gezeigt, um eine deutlichere Darstellung bereitzustellen.
  • Bei dieser Ausführungsform werden im Gegensatz zu der vorherigen Ausführungsform die ersten Metallleitungen 21 und die zweiten Metallleitungen 22 nicht äquidistant um die Kontaktbereiche z. B. den ersten Kontaktbereich 31 und den zweiten Kontaktbereich 32 herum gebildet. Der Entwurf ist in diesem Fall daher weniger effizient als die in 2 dargestellte Ausführungsform. In dem Zellenarraybereich, der in der Querschnittsansicht dargestellt ist, sieht diese Ausführungsform ähnlich aus (3b). In den Kontaktbereichen werden die ersten Metallleitungen 21 und die zweiten Metallleitungen 22 jedoch nicht um den maximal verfügbaren Abstand versetzt, um eine vollständige Überlappung zwischen ihnen zu vermeiden. Dies ist in 3c und 3d deutlich dargestellt. Zum Beispiel befinden sich in 3c die vierte Wortleitung WL3 und die fünfte Wortleitung WL4 nicht übereinander (im Gegensatz zu 2c). Ähnlich ist wie in 3d dargestellt die vierte Wortleitung WL3 nicht äquidistant von dem dritten Kontaktbereich 35 und vierten Kontaktbereich 36 gebildet.
  • 4, die 4a bis 4d enthält, zeigt jede individuelle Schicht der überlagerten Struktur, die in 3a dargestellt ist, gemäß Ausführungsformen der Erfindung. Obwohl sie in 3a als Halbleiterspeicherarray beschrieben werden, könnten die Schichten in 4 auch Maskenschichten einer bei der Herstellung des Speicherarrays verwendeten Maske darstellen.
  • Die eine erste Maske (Maske 0) darstellende erste Schicht (4a) stellt die Maske für die Strukturierung der Polysilizium-Gateleitungen 20 dar. 4b bis 4d zeigen außerdem die Gateleitungen 20 der Maske 0 (4a), um die Überlagerung deutlich mit Bezug auf die Maske 0 zu zeigen. 4b zeigt die in den ersten Metallleitungen 21 des Speicherarrays gebildeten Wortleitungen. Die erste Wortleitung WL0 und die vierte Wortleitung WL3 werden in den ersten Metallleitungen 21 gebildet und durch Kontakt-Plugs 16 mit den Gateleitungen 20 gekoppelt. Wie in 4c dargestellt, werden die zweite Wortleitung WL1 und die fünfte Wortleitung WL4 in den zweiten Metallleitungen 22 gebildet und durch Kontakt-Plugs 16 und erste Durchkontaktierungen 17 mit den Gateleitungen 20 gekoppelt. Ähnlich werden wie in 4d dargestellt die dritte Wortleitung WL2 und die sechste Wortleitung WL5 in den dritten Metallleitungen 23 gebildet und durch Kontakt-Plugs 16, erste Durchkontaktierungen 17 und zweite Durchkontaktierungen 18 mit den Gateleitungen 20 gekoppelt.
  • 5 zeigt eine Ausführungsform des Speicherzellenarrays, wobei die Polysiliziumleitungen nicht kontinuierlich sind. Im Gegensatz zu der in 2 und 3 beschriebenen Ausführungsform sind bei dieser Ausführungsform die Gateleitungen 20 nicht kontinuierlich. Die Unterbrechungen in den Gateleitungen 20 ermöglichen mehr Platz für die Platzierung von Kontakten in einer angrenzenden Wortleitung. Bei solchen Ausführungsformen wird Sorgfalt walten gelassen, um die Stitching-Metallleitungen zu kontaktieren, um die Schaltung zu vervollständigen. Insbesondere ist mindestens ein Kontakt notwendig, bevor eine Gate-Polysiliziumleitungs-Unterbrechung erlaubt ist.
  • 6, die 6a bis 6e enthält, zeigt eine Ausführungsform der Erfindung, die ein anderes Stitching-Verfahren darstellt, um die Zellenhöhe des Speicherarrays zu verringern. Bei der in 6 dargestellten Ausführungsform werden drei Metall-Pitches verwendet, um vier Polysilizium-Gateleitungen (zum Beispiel WL0–WL3) zu stitchen. Die vier Polysilizium-Gateleitungen werden mit Metallleitungen in der ersten Metallebene, der zweiten Metallebene und der dritten Metallebene gestitcht. In einem solchen Block werden drei Metall-Pitches, zwei für die Metallleitungen selbst und eines für den Platz zum Kontaktieren nach unten durch die Durchkontaktierungen benötigt.
  • 6a zeigt eine Draufsicht und 6b bis 6e zeigen Querschnittsansichten. Ferner sind lediglich der Klarheit halber nur die ersten sechs Poly-Gateleitungen in Querschnittsansichten von 6b bis 6e dargestellt. Mit Bezug auf 6a und die Querschnittsansicht von 6b ist der Wortleitungs-Stitching-Teil der ersten Wortleitung WL0 und der zweiten Wortleitung WL1 in vertikal angrenzenden Metallleitungen angeordnet. Dritte Metallleitungen 23 weisen auf die Wortleitungs-Stitching-Teile einer zweiten Wortleitung WL1, einer dritten Wortleitung WL2 und einer sechsten Wortleitung WL5. Die dritten Metallleitungen 22 sind mit Gateleitungen 20 gekoppelt, die die zweite Wortleitung WL1, die dritte Wortleitung WL2 und die sechste Wortleitung WL5 aufweisen. Zweite Metallleitungen 22 weisen auf die Wortleitungs-Stitching-Teile einer ersten Wortleitung WL0, einer vierten Wortleitung WL3 und einer fünften Wortleitung WL4. Die ersten Metallleitungen 21 werden lokal gebildet und mit den zweiten Metallleitungen 22 und den dritten Metallleitungen 23 gekoppelt. 6a zeigt ferner eine siebte Wortleitung WL6 und eine achte Wortleitung WL7, die in den Querschnittsansichten von 6b bis 6e nicht dargestellt sind.
  • Wie in 6c dargestellt, ist in einem Kontaktbildungsbereich die dritte Wortleitung WL2 aus den dritten Metallleitungen 23 durch die zweiten Metallleitungen 22 und die ersten Metallleitungen 21 gekoppelt. Die zweiten Metallleitungen 22 der dritten Wortleitung WL2 sind jedoch äquidistant von angrenzenden Wortleitungen angeordnet, zum Beispiel sind die zweiten Metallleitungen 22 der dritten Wortleitung WL2 äquidistant von einer zweiten Nachbarwortleitung (der ersten Wortleitung WL0) und einer ersten Nachbarwortleitung (der vierten Wortleitung WL3) angeordnet. Die ersten Metallleitungen 21 der dritten Wortleitung WL2 sind äquidistant von angrenzenden vierten Nachbar-Wortleitungen angeordnet. Zum Beispiel sind die ersten Metallleitungen 21 der dritten Wortleitung WL2 nach drei Wortleitungen periodisch angeordnet. Daher ist die nächste erste Metallleitung 21 mit der siebten Wortleitung WL6 gekoppelt. Ähnlich zeigt 6d das Stitching der zweiten Wortleitung WL1 durch die zweite Metallebene. 6e zeigt einen anderen Querschnitt und beschreibt die Kopplung der zweiten Metallleitungen 22, die Teile der ersten Wortleitung WL0, der vierten Wortleitung WL3 und der fünften Wortleitung und WL4 bilden.
  • 7, die 7a bis 7c enthält, zeigt jede Metallebene von 6, wobei die elektrische Kopplung mit dieser bestimmten Metallebene separat gezeigt ist. 7a zeigt die erste Metallebene, die die ersten Metallleitungen 21 aufweist. Die ersten Metallleitungen werden lokal gebildet und durch Kontakt-Plugs 16 mit darunterliegenden Gateleitungen 20 gekoppelt. 7b zeigt die zweiten Metallleitungen, die eine erste Wortleitung WL0, eine vierte Wortleitung WL3, eine fünfte Wortleitung WL4 und eine achte Wortleitung WL7 bilden. 7c zeigt die dritten Metallleitungen, die eine zweite Wortleitung WL1, eine dritte Wortleitung WL2, eine sechste Wortleitung WL5 und eine siebte Wortleitung WL6 bilden.
  • 8 zeigt eine Ausführungsform des Speicherzellenarrays, wobei die Polysilizium-Leitungen in einem Bereich nicht kontinuierlich sind, die einen Bereich umgibt, in der Kontakte zu den Gateleitungen 20 hergestellt werden. Bei dieser Ausführungsform sind die Gateleitungen 20 nicht kontinuierlich, im Gegensatz zu der in 6 beschriebenen Ausführungsform. Die Diskontinuitäten in den Gateleitungen 20 ermöglichen mehr Platz für die Platzierung von Kontakten in einer angrenzenden Wortleitung. Bei solchen Ausführungsformen wird Sorgfalt walten gelassen, um die Stitching-Metallleitungen zu kontaktieren, um die Schaltung zu vervollständigen. Insbesondere ist mindestens ein Kontakt notwendig, bevor eine Unterbrechung in Gate-Polysiliziumleitungen erlaubt ist.
  • Obwohl Ausführungsformen der Erfindung unter Verwendung von nur drei Metallebenen dargestellt sind, können verschiedene Ausführungsformen mehr oder weniger Metallebenen verwenden. 9, die 9a bis 9d enthält, zeigt ein Vier-Metallisierungs-Stitching-Verfahren, das das Kontaktplatzierungsverfahren von 2 verwendet.
  • Mit Bezug auf 9a werden die ersten Metallleitungen 21 über den Gateleitungen 20 der ersten Wortleitung WL0 und der fünften Wortleitung WL4 gebildet. Die ersten Metallleitungen 21 werden außerdem mit den entsprechenden Wortleitungen darunter gekoppelt und bilden einen Teil der ersten Wortleitung WL0 und der fünften Wortleitung WL4. Die zweiten Metallleitungen 22 sind über den Gateleitungen 20 der zweiten Wortleitung WL1 und der sechsten Wortleitung WL5 angeordnet. Die zweiten Metallleitungen 22 bilden einen Teil der zweiten Wortleitung WL1 und der sechsten Wortleitung WL5. Ähnlich sind die dritten Metallleitungen 23 über den Gateleitungen 20 der dritten Wortleitung WL2 und der siebten Wortleitung WL6 angeordnet. Die dritten Metallleitungen 23 bilden einen Teil der dritten Wortleitung WL2 und der siebten Wortleitung WL6. Die vierten Metallleitungen 24 sind über den Gateleitungen 20 der vierten Wortleitung WL3 und der achten Wortleitung WL7 angeordnet und mit diesen gekoppelt.
  • 9b bis 9d zeigen Kontaktbereiche, die durch laterale Versetzung der Metallleitungen gebildet werden. Zum Beispiel ist in 9b (ähnlich 2c und 2d) die fünfte Wortleitung WL4 äquidistant zwischen der zweiten Wortleitung WL1 und der sechsten Wortleitung WL5 angeordnet.
  • Ähnlich sind in 9c die fünfte Wortleitung WL4 und die sechste Wortleitung WL5 zwischen der dritten Wortleitung WL2 und der siebten Wortleitung WL6 angeordnet. Ähnlich sind in 9d die fünfte Wortleitung WL4, die sechste Wortleitung WL5 und die siebte Wortleitung WL6 zwischen der vierten Wortleitung WL3 und der achten Wortleitung WL7 angeordnet. Wie in 9c dargestellt, befinden sich bei einer Ausführungsform die fünfte Wortleitung WL4, die sechste Wortleitung WL5 und die siebte Wortleitung WL6 nicht übereinander, sondern sind stattdessen versetzt, um die notwendige laterale Versetzung unterzubringen (Biegeverringerung wenn notwendig). Bei anderen Ausführungsformen sind die fünfte Wortleitung WL4, die sechste Wortleitung WL5 und die siebte Wortleitung WL6 übereinander angeordnet und daher äquidistant von der vierten Wortleitung WL3 und der achten Wortleitung WL7.
  • Es versteht sich, dass, obwohl die allgemeine Richtung der Wortleitungen (sowie anderer horizontal verlaufender Strukturen) typischerweise horizontal ist, lokale Variationen der allgemeinen Richtung auftreten können. Obwohl die allgemeine Richtung der Bitleitungen (sowie anderer vertikal verlaufender Strukturen) typischerweise vertikal ist, können ähnlich auch lokale Variationen auftreten. In diesen Fällen ist der lokale Schnitt zwischen einer Wortleitung und einer Bitleitung möglicherweise nicht exakt orthogonal, wie zu erwarten ist. Die hier besprochenen Richtungen sollten somit in dem allgemeinen Sinne aufgefasst werden und sollen die Erfindungen nicht auf absolute horizontale oder vertikale Richtungen beschränken.

Claims (12)

  1. Speicherzellenarray, aufweisend • erste Gateleitungen, zweite Gateleitungen und dritte Gateleitungen, die über einem Substrat angeordnet sind, wobei die zweiten Gateleitungen zwischen den ersten Gateleitungen und den dritten Gateleitungen angeordnet sind und wobei die ersten Gateleitungen, die zweiten Gateleitungen und die dritten Gateleitungen angrenzende Gateleitungen des Speicherzellenarrays bilden; • erste Metallleitungen, die über den ersten Gateleitungen angeordnet sind und die in Richtung der ersten Gateleitungen verlaufen, wobei die ersten Metallleitungen mit den ersten Gateleitungen elektrisch gekoppelt sind; • zweite Metallleitungen, die über den zweiten Gateleitungen angeordnet sind und die in Richtung der zweiten Gateleitungen verlaufen, wobei die zweiten Metallleitungen mit den zweiten Gateleitungen elektrisch gekoppelt sind; • dritte Metallleitungen, die über den dritten Gateleitungen angeordnet sind und die in Richtung der dritten Gateleitungen verlaufen, wobei die dritten Metallleitungen mit den dritten Gateleitungen elektrisch gekoppelt sind, wobei die ersten Metallleitungen, die zweiten Metallleitungen und die dritten Metallleitungen in verschiedenen Metallisierungsebenen angeordnet sind; • mit ersten Bereichen, die Kontakte aufweisen, die die ersten Gateleitungen nur mit den ersten Metallleitungen elektrisch koppeln; • mit zweiten Bereichen, die die zweiten Gateleitungen mit den zweiten Metallleitungen elektrisch koppeln; • wobei jede der ersten Metallleitungen einen ersten Abschnitt, der zumindest einen der ersten Bereiche umfasst, und einen zweiten Abschnitt aufweist, der benachbart zu zumindest einem der zweiten Bereiche angeordnet ist, wobei jeder der zweiten Abschnitte der ersten Metallleitungen in Richtung der ersten Gateleitungen bezüglich eines ersten Abschnitts der korrespondierenden ersten Metallleitungen versetzt ist.
  2. Speicherzellenarray gemäß Anspruch 1, wobei die ersten Metallleitungen in einer ersten Metallebene gebildet sind, wobei die zweiten Metallleitungen in einer zweiten Metallebene gebildet sind und wobei die dritten Metallleitungen in einer dritten Metallebene gebildet sind.
  3. Speicherzellenarray gemäß Anspruch 1 oder 2, ferner mit dritten Bereichen, die die dritten Gateleitungen mit den dritten Metallleitungen elektrisch koppeln.
  4. Speicherzellenarray gemäß Anspruch 3, wobei die ersten Metallleitungen, die an die dritten Bereiche angrenzen, in Richtung der ersten Gateleitungen mit Bezug auf die ersten Metallleitungen in dem ersten Bereich versetzt sind.
  5. Speicherzellenarray gemäß einem der Ansprüche 3 oder 4, wobei die zweiten Metallleitungen, die an die dritten Bereiche angrenzen, in Richtung der zweiten Gateleitungen mit Bezug auf die zweiten Metallleitungen in den zweiten Bereichen versetzt sind.
  6. Speicherzellenarray gemäß einem der Ansprüche 1 oder 2, wobei die ersten Gateleitungen angrenzend an die zweiten Bereiche diskontinuierlich sind.
  7. Speicherzellenarray gemäß einem der Ansprüche 3 bis 6, wobei die zweiten Gateleitungen angrenzend an die dritten Bereiche diskontinuierlich sind.
  8. Speicherzellenarray gemäß einem der Ansprüche 1 bis 7, wobei die dritten Gateleitungen angrenzend an die ersten Bereiche diskontinuierlich sind.
  9. Speicherzellenarray, aufweisend • eine erste Gateleitung, eine zweite Gateleitung, eine dritte Gateleitung und eine vierte Gateleitung, die über einem Substrat angeordnet sind, wobei die zweite Gateleitung zwischen der ersten Gateleitung und der dritten Gateleitung angeordnet ist und die dritte Gateleitung zwischen der zweiten Gateleitung und der vierten Gateleitung angeordnet ist und wobei die erste Gateleitung, die zweite Gateleitung, die dritte Gateleitung und die vierte Gateleitung angrenzende Steuergateleitungen eines Speicherarrays aufweisen; • eine erste Metallleitung, die über der ersten Gateleitung angeordnet ist und die in Richtung der ersten Gateleitungen verläuft, wobei die erste Metallleitung mit der ersten Gateleitung elektrisch gekoppelt ist an zumindest zwei Stellen, die entlang der Länge der ersten Gateleitungen voneinander getrennt sind; • eine zweite Metallleitung, die über der ersten Metallleitung angeordnet ist und die in Richtung der zweiten Gateleitungen verläuft, wobei die zweite Metallleitung mit der zweiten Gateleitung elektrisch gekoppelt ist; • eine dritte Metallleitung, die über der vierten Gateleitung angeordnet ist und die in Richtung der dritten Gateleitungen verläuft, wobei die dritte Metallleitung mit der dritten Gateleitung elektrisch gekoppelt ist; und • eine vierte Metallleitung, die über der vierten Gateleitung angeordnet ist, wobei die vierte Metallleitung mit der vierten Gateleitung elektrisch gekoppelt ist.
  10. Speicherzellenarray gemäß Anspruch 9, wobei die erste Gateleitung, die zweite Gateleitung, die dritte Gateleitung und die vierte Gateleitung mit Steuergates von Speicherzellen des Speicherzellenarrays elektrisch gekoppelt sind.
  11. Speicherzellenarray, aufweisend • über einem Substrat angeordnete Gateleitungen, wobei die Gateleitungen etwa parallel zueinander angeordnet sind und die Gateleitungen um einen ersten Minimalabstand in einem Abstand angeordnet sind, wobei die Gateleitungen mit Steuergates von Speicherzellen des Speicherzellenarrays elektrisch gekoppelt sind; • erste Metallleitungen, die in einer ersten Metallebene angeordnet sind, wobei die ersten Metallleitungen mit einer ersten Menge von Gateleitungen elektrisch gekoppelt sind, wobei die ersten Metallleitungen um einen zweiten Minimalabstand in einem Abstand angeordnet sind, wobei jede der ersten Metallleitungen mit jeder Gateleitung der ersten Menge von Gateleitungen elektrisch gekoppelt ist an zumindest zwei Stellen, die in Richtung der ersten Gateleitungen voneinander beabstandet sind entlang der Länge jeder der Gateleitungen aus der ersten Menge der Gateleitungen; und • zweite Metallleitungen, die in einer zweiten Metallebene angeordnet sind, wobei die zweiten Metallleitungen mit einer zweiten Menge der Gateleitungen elektrisch gekoppelt sind, wobei die zweiten Metallleitungen um einen dritten Minimalabstand in einem Abstand angeordnet sind, wobei der erste Minimalabstand kleiner als der zweite Minimalabstand oder der dritte Minimalabstand ist, und wobei die Gateleitungen entlang der gleichen horizontalen Richtung orientiert sind wie die ersten Metallleitungen und die zweiten Metallleitungen, wobei die horizontale Richtung eine Richtung parallel zu einer Hauptoberfläche des Substrates ist.
  12. Speicherzellenarray gemäß Anspruch 11, ferner mit dritten Metallleitungen, die in einer dritten Metallebene angeordnet sind, wobei die dritten Metallleitungen um einen vierten Minimalabstand in einem Abstand angeordnet sind, wobei der erste Minimalabstand kleiner als der vierte Minimalabstand ist.
DE102009035926.5A 2008-09-17 2009-08-03 Kompakte Speicherarrays Expired - Fee Related DE102009035926B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/212,097 US8344429B2 (en) 2008-09-17 2008-09-17 Compact memory arrays
US12/212,097 2008-09-17

Publications (2)

Publication Number Publication Date
DE102009035926A1 DE102009035926A1 (de) 2010-03-25
DE102009035926B4 true DE102009035926B4 (de) 2016-06-30

Family

ID=41693993

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009035926.5A Expired - Fee Related DE102009035926B4 (de) 2008-09-17 2009-08-03 Kompakte Speicherarrays

Country Status (2)

Country Link
US (2) US8344429B2 (de)
DE (1) DE102009035926B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620510B2 (en) 2014-12-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Stacked metal layers with different thicknesses
US10199283B1 (en) * 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
US9905553B1 (en) * 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050122776A1 (en) * 2002-07-05 2005-06-09 Aplus Flash Technology, Inc. Novel monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US20070252192A1 (en) * 2003-12-10 2007-11-01 Nima Mokhlesi Pillar cell flash memory technology

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841688A (en) 1997-06-27 1998-11-24 Texas Instruments Incorporated Matched delay word line strap
US5909388A (en) 1998-03-31 1999-06-01 Siemens Aktiengesellschaft Dynamic random access memory circuit and methods therefor
US5933725A (en) 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6266264B1 (en) 1999-02-13 2001-07-24 Robert J. Proebsting Word line straps using two different layers of metal
US6141236A (en) 1999-03-10 2000-10-31 Alliance Semiconductor Corporation Interleaved stitch using segmented word lines
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7570504B2 (en) 2001-03-15 2009-08-04 Micron Technology, Inc. Device and method to reduce wordline RC time constant in semiconductor memory devices
EP1248298B1 (de) 2001-03-26 2009-02-25 Halo Lsi Design and Device Technology Inc. Nebenschluss- und Auswahlimplementierung in einer MONOS-Zwillingsspeicherzellenmatrix
CA2342496A1 (en) 2001-03-30 2002-09-30 Atmos Corporation Twisted wordline straps
US7042030B2 (en) 2003-11-21 2006-05-09 Texas Instruments Incorporated High density memory array
US7193266B2 (en) 2004-08-02 2007-03-20 Micron Technology, Inc. Strapping word lines of NAND memory devices
FR2885727B1 (fr) 2005-05-13 2007-07-20 St Microelectronics Sa Plan de memoire morte a lignes de bit torsadees
JP2007102977A (ja) * 2005-10-07 2007-04-19 Toshiba Corp 半導体記憶装置
US20070126052A1 (en) 2005-12-01 2007-06-07 Winbond Electronics Corporation America Method and apparatus for strapping the control gate and the bit line of a MONOS memory array
US7646664B2 (en) * 2006-10-09 2010-01-12 Samsung Electronics Co., Ltd. Semiconductor device with three-dimensional array structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050122776A1 (en) * 2002-07-05 2005-06-09 Aplus Flash Technology, Inc. Novel monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US20070252192A1 (en) * 2003-12-10 2007-11-01 Nima Mokhlesi Pillar cell flash memory technology

Also Published As

Publication number Publication date
US8344429B2 (en) 2013-01-01
DE102009035926A1 (de) 2010-03-25
US20100065891A1 (en) 2010-03-18
US20130099289A1 (en) 2013-04-25
US8502276B2 (en) 2013-08-06

Similar Documents

Publication Publication Date Title
DE102014207415B4 (de) Verfahren zur Herstellung dicht gepackter Standardzellen für integrierte Schaltungsprodukte
DE19525756B4 (de) Isolationsstruktur für Halbleitervorrichtungen mit schwebendem Steueranschluss und Verfahren zu deren Herstellung
DE19832795B4 (de) Statische Zelle eines Speichers für wahlfreien Zugriff mit optimiertem Seitenverhältnis und Halbleiterspeichervorrichtung, die mindestens eine Speicherzelle umfasst
DE112012002662T5 (de) 6F2-DRAM-Zelle
DE102007008989B4 (de) Herstellungsverfahren für eine integrierte Halbleiterspeichervorrichtung und entsprechende Halbleiterspeichervorrichtung
DE102009035926B4 (de) Kompakte Speicherarrays
DE69920121T2 (de) Wortleitungstreiberschaltung mit ringförmiger Vorrichtung
DE4312651C2 (de) Dram
DE10234945B3 (de) Halbleiterspeicher mit einer Anordnung von Speicherzellen
DE10257665B3 (de) Halbleiterspeicher mit einer Anordnung von Speicherzellen
DE10321740A1 (de) Bitleitungsstruktur sowie Verfahren zu deren Herstellung
EP0596975B1 (de) Kompakte halbleiterspeicheranordnung und verfahren zu deren herstellung
DE102021105358B4 (de) Halbleiterspeichervorrichtungen
DE19838475A1 (de) SRAM-Zelle
DE10341795A1 (de) Halbleiterspeichervorrichtung
DE10257873B3 (de) Dynamische Speicherzelle und Verfahren zur Herstellung derselben
DE10057806B4 (de) Ferroelektrische Speicheranordnung und Verfahren zu ihrer Herstellung
DE10333777B4 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
DE102007063844B3 (de) Integrierte Schaltung und Verfahren zu deren Herstellung, Elektronisches System
DE102006031097B4 (de) Speicherzellenanordnung und Verfahren zur Herstellung einer Speicherzellenanordnung
DE10134101B4 (de) Integrierter Halbleiterspeicher und Herstellungsverfahren
DE10331030B3 (de) Herstellungsverfahren für einen Grabenkondensator
DE102004036156B4 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen
DE4447730B4 (de) Halbleiteranordnung mit Grabentypelementtrennbereich und Transistorstruktur
DE102023106364A1 (de) Halbleiter-speichervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee