DE102004036156B4 - Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen - Google Patents

Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen Download PDF

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Abstract

Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit
einer Mehrzahl von Speicherzellen, die an einer Oberseite eines Halbleiterkörpers oder Substrates (1) angeordnet sind und jeweils eine Transistorstruktur aufweisen, Wortleitungen, die auf dieser Oberseite nebeneinander verlaufen und Gate-Elektroden (4) der Speicherzellen elektrisch leitend miteinander verbinden, Wortleitungsisolationen (6), die die Wortleitungen oberseitig und lateral elektrisch isolieren, und Bitleitungen mit zwischen den Wortleitungsisolationen (6) angeordneten Bitleitungsanschlüssen,
bei dem, nachdem die Wortleitungen einschließlich ihrer Wortleitungsisolationen (6) hergestellt worden sind,
– in einem ersten Schritt verbliebene Zwischenräume zwischen den Wortleitungen mit einem Dielektrikum (8) gefüllt werden und darin an den für Bitleitungsanschlüsse vorgesehenen Stellen Kontaktlöcher (9) geätzt werden, die in einem oberen Bereich eine Aufweitung besitzen, danach
– in einem zweiten Schritt eine erste Kontaktlochfüllung (11) aus einem elektrisch leitenden Material in die Kontaktlöcher (9) eingebracht und bis auf einen jeweiligen unteren Anteil (12) entfernt wird, danach
– in einem dritten Schritt...

Description

  • Halbleiterspeicherbauelemente besitzen eine Anordnung aus einer Mehrzahl von Speicherzellen, die jeweils eine Transistorstruktur aufweisen. Die Transistorstruktur ist an der Oberseite eines Halbleiterkörpers oder Substrates ausgebildet, auf der auch die für die Ansteuerung vorgesehenen Gate-Elektroden über einem Gate-Dielektrikum angebracht sind. Die Gate-Elektroden sind zeilenweise über Wortleitungen elektrisch leitend miteinander verbunden, wobei die Wortleitungen zur Adressierung der jeweiligen Zeile vorgesehen sind. Die Wortleitungen sind streifenförmig strukturiertes elektrisch leitfähiges Material und können abschnittsweise jeweils die Gate-Elektroden bilden. Vorzugsweise ist ein unterer Schichtanteil der Wortleitungen aus Polysilizium und mindestens ein darauf vorhandener weiterer Schichtanteil aus einem Metall oder Metallsilizid, insbesondere Wolfram oder Wolframsilizid. Die durch die Wortleitungen gebildeten Stege sind oberseitig und an den Flanken mit elektrisch isolierendem Material, im Folgenden als Wortleitungsisolation bezeichnet, elektrisch isoliert.
  • Zwischen den Wortleitungsisolationen ist ein Dielektrikum vorhanden, in dem Durchkontaktierungen für Bitleitungsanschlüsse hergestellt sind, mit denen oberseitig angeordnete Bitleitungen mit Source-/Drain-Bereichen der Speicherzelle oder mit vergrabenen Bitleitungen elektrisch leitend verbunden sind. Die Wortleitungsisolationen sind üblicherweise Nit rid, während als Dielektrikum zwischen den Wortleitungsstegen Oxid verwendet wird.
  • Die Bitleitungsanschlüsse sind üblicherweise Wolfram und besitzen Kontaktwiderstände zu dem Siliziummaterial des Halbleiterkörpers in der Größenordnung von typische 600 kΩ. Eine für einen ausreichend niedrigen Widerstand hinreichend große Kontaktfläche wird am besten dadurch erreicht, dass die Seitenwände der Kontaktlöcher möglichst senkrecht hergestellt werden. Wenn die Durchkontaktierungen in Oxid hergestellt werden, ist die Selektivität des Ätzprozesses in Bezug auf das Nitrid der Wortleitungsisolationen zu gering, um ausreichend vertikale Wände der Kontaktlöcher herstellen zu können. Die Herstellung wird dadurch erschwert, dass die Breite der Zwischenräume zwischen den Wortleitungen im Verhältnis zu deren Höhe sehr gering ist.
  • Die Durchkontaktierungen müssen nicht nur einen geringen elektrischen Widerstand besitzen, sondern auch ausreichend gut gegen die Wortleitungen elektrisch isoliert sein. Bei der Herstellung der Kontaktlöcher wird an den Oberkanten der Wortleitungsstege eventuell so viel von dem Material der Wortleitungsisolationen abgetragen, dass keine ausreichende elektrische Isolation zwischen den Wortleitungen und den Durchkontaktierungen mehr vorhanden ist. Insbesondere bei der Verwendung von Nitrid und Oxid in der angegebenen Weise zur elektrischen Isolation ist es daher schwierig, eine mit den Programmierspannungen und Programmierströmen kompatible elektrische Isolation zwischen den Wortleitungen und den Durchkontaktierungen der Bitleitungsanschlüsse zu realisieren.
  • In der US 6696336 B2 ist ein mehrlagiger Kontakt auf dotierten Bereichen eines Speicherbauelementes beschrieben, bei dem im oberen Teil Seitenwandspacer vorhanden sind.
  • Die US 5252517 A beschreibt ein Herstellungsverfahren, bei dem Speicherzellen an einer Oberseite eines Halbleitersubstrates hergestellt werden, die jeweils eine Transistorstruktur aufweisen. Zwischen den nebeneinander verlaufenden Wortleitungen, die mit BPSG überdeckt sind, werden Kontakte zu dotierten Bereichen im Halbleitermaterial hergestellt, indem Öffnungen in dem BPSG hergestellt werden und die Zwischenräume zwischen den Wortleitungen mit Polysilizium gefüllt werden. In den verbliebenen Öffnungen werden Seitenwandspacer hergestellt. Schließlich werden die Öffnungen mit elektrisch leitendem Material gefüllt.
  • Mehrlagige Kontakte auf dotierten Bereichen zwischen Gate-Elektroden sind auch in der US 6200849 B1 beschrieben.
    •
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit ausreichender Isolation der oberseitigen Bitleitungsanschlüsse von den Wortleitungen anzugeben.
  • Diese Aufgabe wird mit dem Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Die erfindungsgemäße Lösung sieht vor, für die Bitleitungsanschlüsse jeweils eine Kontaktlochfüllung vorzusehen, die eine obere Aufweitung aufweist, in deren Bereich ein Spacer aus elektrisch isolierendem Material zur Verstärkung der elektrischen Isolation zu den Wortleitungen hin angebracht ist. Dieser Spacer kann zum Beispiel Nitrid sein; eine besonders gute isolierende Wirkung wird mit einem Spacer aus Siliziumdioxid erreicht. Der Spacer wird hergestellt, nachdem eine erste Kontaktlochfüllung aus einem elektrisch leitenden Material eingebracht und bis auf einen unteren Anteil entfernt worden ist. Danach wird das Kontaktloch mit elektrisch isolierendem Material aufgefüllt und oberseitig mit einer dielektrischen Schicht, zum Beispiel der Schicht eines ersten Intermetalldielektrikums, bedeckt. Ein Anschluss der ersten Kontaktlochfüllung nach oben durch die elektrisch isolierenden Schichten hindurch erfolgt mit den für eine derartige Durchkontaktierung an sich bekannten Verfahrensschritten.
  • Es folgt eine genauere Erläuterung von Beispielen des Herstellungsverfahrens anhand der beigefügten 1 bis 6.
  • Die 1 zeigt einen Querschnitt durch ein Zwischenprodukt eines bevorzugten Herstellungsverfahrens nach der Herstellung der Wortleitungsstege.
  • Die 2 zeigt den Querschnitt gemäß der 1 nach dem Ausätzen der Kontaktlöcher.
  • Die 3 zeigt den Querschnitt gemäß der 2 nach dem Einbringen einer ersten Kontaktlochfüllung.
  • Die 4 zeigt den Querschnitt gemäß der 3 nach dem Aufbringen der Spacerschicht.
  • Die 5 zeigt den Querschnitt gemäß der 4 nach der Herstellung der Spacer.
  • Die 6 zeigt den Querschnitt gemäß der 5 nach dem Aufbringen des Intermetalldielektrikums.
    •
  • Die 1 zeigt einen Ausschnitt aus einem Querschnitt durch das Halbleiterbauelement nach dem Herstellen der Wortleitungsstege für einen Bereich A der Ansteuerperipherie und einen Bereich B des Speicherzellenfeldes. Die Speicherzellen sind in diesem Beispiel als Charge-Trapping-Speicherzellen mit einer das Gate-Dielektrikum bildenden Speicherschichtfolge ausgebildet. Auf einer Oberseite des Substrates 1 ist die Speicherschichtfolge 2 im Bereich des Speicherzellenfeldes aufgebracht. Im Bereich der Ansteuerperipherie ist bei den dort vorhandenen Transistoren, zum Beispiel den Auswahltransistoren, anstelle der Speicherschichtfolge das übliche Gate-Dielektrikum vorhanden. Die Transistorstrukturen verfügen jeweils über eine Gate-Elektrode 4, die auf der Speicherschichtfolge 2 beziehungsweise dem Gate-Dielektrikum 3 angeordnet ist und Teil der jeweiligen Wortleitung sein kann. Für die Wortleitung ist vorzugsweise mindestens noch eine Wortleitungsschicht 5 vorgesehen, die zum Beispiel Wolfram und/oder Wolframsilizid ist. Die Wortleitungsschicht 5 dient zur Verringerung des elektrischen Widerstandes der Wortleitung. Oberseitig und an den Flanken sind die Wortleitungen mit Wortleitungsisolationen 6 aus einem dielektrischen Material, vorzugsweise Siliziumnitrid, elektrisch isoliert. Es kann ganzflächig eine Deckschicht 7 aus einem elektrisch isolierenden oder passivierenden Material, zum Beispiel BPSG, aufgebracht sein.
  • Die Source-/Drain-Bereiche der Transistorstrukturen der Speicherzellen, die seitlich zu den unter den Gate-Elektroden vorhandenen Kanalbereichen angeordnet sind, werden über Kontaktlochfüllungen zwischen den Wortleitungsstegen mit oberseitig angeordneten Bitleitungen elektrisch leitend verbunden. Es können zusätzlich auch vergrabene Bitleitungen vorhanden sein und mit oberseitig angeordneten Bitleitungen, die zur Verringerung des elektrischen Widerstandes vorgesehen sind, verbunden sein. Die genauere Ausgestaltung hängt jeweils von der Art der Speicherzellen und der Speicherarchitektur ab. Für die vorliegende Erfindung ist nur wesentlich, dass über den Wortleitungen angeordnete Bitleitungen mit vertikalen elektrisch leitenden Verbindungen zu Bereichen des Halbleitermaterials des Substrates vorhanden sind und die vertikalen elektrisch leitenden Verbindungen zwischen den Wortleitungsstegen angeordnet sind.
  • In der 2 ist dargestellt, dass die Zwischenräume zwischen den Wortleitungsstegen zunächst mit einem Dielektrikum 8 aufgefüllt werden, in dem dann die Kontaktlöcher 9 für die besagten elektrischen Verbindungen ausgeätzt werden. Die Kontaktlöcher 9 besitzen, wie in der 2 dargestellt ist, in den oberen Bereichen Aufweitungen, in denen das elektrisch isolierende Material der Wortleitungsisolationen 6 teilweise entfernt ist. Vorzugsweise wird die Innenfläche der Kontakt löcher 9 mit einem dünnen Liner 10 aus einem elektrisch leitfähigen Material versehen, das zum Beispiel Titan sein kann und vorzugsweise im Sputter-Verfahren aufgestäubt wird. Der Liner kann zum Beispiel eine typisch etwa 25 nm dicke Titanschicht und eine typisch etwa 20 nm dicke Titannitridschicht umfassen. Der Liner kann auch anders als in diesem Beispiel in einer von der Herstellung von Kontaktlöchern und Kontaktlochfüllungen her an sich bekannten Weise aufgebracht werden oder weggelassen werden. Die Querschnitte zeigen das Kontaktloch jeweils nur in der Schnittebene, während von einem realen Schnitt durch das Halbleiterbauelement auch die rückwärtig hinter der Schnittebene in der betreffenden Blickrichtung vorhandene Seitenwand zu sehen wäre. Bei dem Kontaktloch 9 handelt es sich daher in der Regel nicht um einen länglichen Graben, sondern um eine zylindrische oder konische Öffnung, die oben aufgeweitet ist, aber ringsum durch Seitenwände begrenzt ist.
  • In die Kontaktlöcher 9 wird dann eine erste Kontaktlochfüllung 11 gemäß dem Querschnitt der 3 eingebracht. Das Material dieser ersten Kontaktlochfüllung 11 ist elektrisch leitend und vorzugsweise Wolfram. Dieses Material wird dann rückgeätzt bis etwa auf die in der 3 mit der gestrichelten Linie angedeutete Höhe. Von der ersten Kontaktlochfüllung 11 bleibt so ein unterer Anteil, der etwa 30 Prozent bis 50 Prozent der gesamten Höhe des Kontaktloches ausfüllt.
  • Die 4 zeigt den Querschnitt gemäß der 3, nachdem ganzflächig konform eine Spacerschicht 13 aus dem für die herzustellenden Spacer vorgesehenen elektrisch isolierenden Material aufgebracht worden ist. Das Material der Spacerschicht 13 kann Siliziumnitrid sein; vorzugsweise wird Oxid verwendet, da das Oxid bessere elektrisch isolierende Eigen schaften besitzt. Da von der ersten Kontaktlochfüllung nur noch der untere Anteil 12 vorhanden ist, wird die Spacerschicht 13 an den seitlichen Wänden des Kontaktlochs, insbesondere im oberen, mit der Ausweitung versehenen Bereich, aufgebracht. An diesen seitlichen Wänden wird dann der Spacer hergestellt, indem die Spacerschicht 13 in an sich bekannter Weise anisotrop rückgeätzt wird. Die horizontalen Anteile der Spacerschicht 13 werden damit vollständig entfernt, während von den vertikalen Anteilen jeweils Reste als Spacer übrig bleiben.
  • Die auf diese Weise erhaltene Struktur ist in der 5 im Querschnitt dargestellt. Im Fall eines näherungsweise konisch aufgeweiteten runden Kontaktloches bedeckt der Spacer 14 die obere Seitenwand des Kontaktloches 9 ringsum; es wird also in dem Kontaktloch vorzugsweise nur ein ringsum laufender zusammenhängender Spacer 14 hergestellt. Wie der 5 zu entnehmen ist, wird durch die Spacer 14 jeweils der Abstand zwischen der Wortleitung und der Seitenwand des Kontaktloches vergrößert. Bei Wahl eines Oxids für die Spacer 14 wird außerdem die elektrische Isolation im Vergleich zu einer bloßen Vergrößerung des Abstandes zusätzlich verbessert.
  • Die 6 zeigt den Querschnitt gemäß der 5 nach weiteren Verfahrensschritten. Es wird zunächst eine zweite Kontaktlochfüllung 15 eingebracht, die elektrisch isolierend ist. Die zweite Kontaktlochfüllung wird zum Beispiel aus TEOS aufgebracht. Die Oberseite der zweiten Kontaktlochfüllung 15 wird vorzugsweise planarisiert, was zum Beispiel mittels CMP (chemical mechanical polishing) geschehen kann, und so jegliches Material der zweiten Kontaktlochfüllung auf der Oberseite der Wortleitungsstege beseitigt. Es kann dann eine Dielektrikumschicht 16 ganzflächig aufgebracht werden, zum Beispiel ein erstes Intermetalldielektrikum oder eine sonstige dielektrische Schicht als Basis für die Metallisierungsebenen der Chipverdrahtung.
  • Auf die Oberseite der Dielektrikumschicht 16 wird eine Hartmaske 17 mit Öffnungen 18 im Bereich der herzustellenden Durchkontaktierungen aufgebracht. Durch diese Öffnungen 18 hindurch wird die Dielektrikumschicht 16 entfernt, was in der 6 mit den vertikalen gestrichelten Linien angedeutet ist, so dass in die so gebildeten weiteren Kontaktlöcher eine Kontaktlochfüllung zum elektrischen Anschluss der Durchkontaktierungen eingebracht werden kann. Da für die zweite Kontaktlochfüllung 15 elektrisch isolierendes Material, insbesondere TEOS, verwendet worden ist, wird bei dem Ätzen der weiteren Kontaktlöcher in der Dielektrikumschicht 16 unter Verwendung der Öffnungen 18 der Hartmaske 17 durch das Material der zweiten Kontaktlochfüllung 15 hindurch jeweils ein weiteres Kontaktloch geätzt, das bis auf den unteren Anteil 12 der ersten Kontaktlochfüllung hinabreicht. Die weitere Kontaktlochfüllung wird dann auf diesem unteren Anteil 12 aufgebracht.
  • Die Verwendung von elektrisch isolierendem Material als zweiter Kontaktlochfüllung 15 vereinfacht die Prozessschritte zur Herstellung und ermöglicht überdies, die Durchkontaktierung nochmals lateral zu begrenzen, so dass verbleibende Anteile der zweiten Kontaktlochfüllung 15 zusätzlich zu den Spacern 14 eine elektrische Isolation gegen die Wortleitungen bilden. Bei Verwendung von TEOS ist allerdings gegebenenfalls ein CMP-Schritt auf das TEOS anzuwenden.
    • 1
    Substrat
    2
    Speicherschichtfolge
    3
    Gate-Dielektrikum
    4
    Gate-Elektrode
    5
    Wortleitungsschicht
    6
    Wortleitungsisolation
    7
    Deckschicht
    8
    Dielektrikum
    9
    Kontaktloch
    10
    Liner
    11
    erste Kontaktlochfüllung
    12
    unterer Anteil der ersten Kontaktlochfüllung
    13
    Spacerschicht
    14
    Spacer
    15
    zweite Kontaktlochfüllung
    16
    Dielektrikumschicht
    17
    Hartmaske
    18
    Öffnung

Claims (4)

  1. Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einer Mehrzahl von Speicherzellen, die an einer Oberseite eines Halbleiterkörpers oder Substrates (1) angeordnet sind und jeweils eine Transistorstruktur aufweisen, Wortleitungen, die auf dieser Oberseite nebeneinander verlaufen und Gate-Elektroden (4) der Speicherzellen elektrisch leitend miteinander verbinden, Wortleitungsisolationen (6), die die Wortleitungen oberseitig und lateral elektrisch isolieren, und Bitleitungen mit zwischen den Wortleitungsisolationen (6) angeordneten Bitleitungsanschlüssen, bei dem, nachdem die Wortleitungen einschließlich ihrer Wortleitungsisolationen (6) hergestellt worden sind, – in einem ersten Schritt verbliebene Zwischenräume zwischen den Wortleitungen mit einem Dielektrikum (8) gefüllt werden und darin an den für Bitleitungsanschlüsse vorgesehenen Stellen Kontaktlöcher (9) geätzt werden, die in einem oberen Bereich eine Aufweitung besitzen, danach – in einem zweiten Schritt eine erste Kontaktlochfüllung (11) aus einem elektrisch leitenden Material in die Kontaktlöcher (9) eingebracht und bis auf einen jeweiligen unteren Anteil (12) entfernt wird, danach – in einem dritten Schritt eine Spacerschicht (13) aus einem elektrisch isolierenden Material konform abgeschieden und anisotrop zu Spacern (14) rückgeätzt wird, die seitliche Wände der Kontaktlöcher (9) im Bereich der Aufweitung bedecken, danach – in einem vierten Schritt eine zweite Kontaktlochfüllung (15) aus einem elektrisch isolierenden Material eingebracht wird und danach – in einem fünften Schritt in der zweiten Kontaktlochfüllung (15) Durchkontaktierungen aus einem elektrisch leitenden Material hergestellt werden, die jeweils mit den unteren Anteilen (12) der Kontaktlochfüllungen elektrisch leitend verbunden werden.
  2. Verfahren nach Anspruch 1, bei dem in dem fünften Schritt zunächst auf der zweiten Kontaktlochfüllung eine Dielektrikumschicht (16) aufgebracht wird und die Durchkontaktierungen in der Dielektrikumschicht und in der zweiten Kontaktlochfüllung gemeinsam hergestellt werden.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die zweite Kontaktlochfüllung (15) TEOS ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Spacerschicht (13) aus Siliziumdioxid aufgebracht wird.
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