DE102004036156B4 - Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen - Google Patents
Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen Download PDFInfo
- Publication number
- DE102004036156B4 DE102004036156B4 DE102004036156A DE102004036156A DE102004036156B4 DE 102004036156 B4 DE102004036156 B4 DE 102004036156B4 DE 102004036156 A DE102004036156 A DE 102004036156A DE 102004036156 A DE102004036156 A DE 102004036156A DE 102004036156 B4 DE102004036156 B4 DE 102004036156B4
- Authority
- DE
- Germany
- Prior art keywords
- contact hole
- hole filling
- word lines
- word line
- electrically
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims description 24
- 238000002955 isolation Methods 0.000 claims description 11
- 239000012777 electrically insulating material Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 5
- 239000000463 material Substances 0.000 description 9
- 238000010292 electrical insulation Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Verfahren
zur Herstellung eines Halbleiterspeicherbauelementes mit
einer Mehrzahl von Speicherzellen, die an einer Oberseite eines Halbleiterkörpers oder Substrates (1) angeordnet sind und jeweils eine Transistorstruktur aufweisen, Wortleitungen, die auf dieser Oberseite nebeneinander verlaufen und Gate-Elektroden (4) der Speicherzellen elektrisch leitend miteinander verbinden, Wortleitungsisolationen (6), die die Wortleitungen oberseitig und lateral elektrisch isolieren, und Bitleitungen mit zwischen den Wortleitungsisolationen (6) angeordneten Bitleitungsanschlüssen,
bei dem, nachdem die Wortleitungen einschließlich ihrer Wortleitungsisolationen (6) hergestellt worden sind,
– in einem ersten Schritt verbliebene Zwischenräume zwischen den Wortleitungen mit einem Dielektrikum (8) gefüllt werden und darin an den für Bitleitungsanschlüsse vorgesehenen Stellen Kontaktlöcher (9) geätzt werden, die in einem oberen Bereich eine Aufweitung besitzen, danach
– in einem zweiten Schritt eine erste Kontaktlochfüllung (11) aus einem elektrisch leitenden Material in die Kontaktlöcher (9) eingebracht und bis auf einen jeweiligen unteren Anteil (12) entfernt wird, danach
– in einem dritten Schritt...
einer Mehrzahl von Speicherzellen, die an einer Oberseite eines Halbleiterkörpers oder Substrates (1) angeordnet sind und jeweils eine Transistorstruktur aufweisen, Wortleitungen, die auf dieser Oberseite nebeneinander verlaufen und Gate-Elektroden (4) der Speicherzellen elektrisch leitend miteinander verbinden, Wortleitungsisolationen (6), die die Wortleitungen oberseitig und lateral elektrisch isolieren, und Bitleitungen mit zwischen den Wortleitungsisolationen (6) angeordneten Bitleitungsanschlüssen,
bei dem, nachdem die Wortleitungen einschließlich ihrer Wortleitungsisolationen (6) hergestellt worden sind,
– in einem ersten Schritt verbliebene Zwischenräume zwischen den Wortleitungen mit einem Dielektrikum (8) gefüllt werden und darin an den für Bitleitungsanschlüsse vorgesehenen Stellen Kontaktlöcher (9) geätzt werden, die in einem oberen Bereich eine Aufweitung besitzen, danach
– in einem zweiten Schritt eine erste Kontaktlochfüllung (11) aus einem elektrisch leitenden Material in die Kontaktlöcher (9) eingebracht und bis auf einen jeweiligen unteren Anteil (12) entfernt wird, danach
– in einem dritten Schritt...
Description
- Halbleiterspeicherbauelemente besitzen eine Anordnung aus einer Mehrzahl von Speicherzellen, die jeweils eine Transistorstruktur aufweisen. Die Transistorstruktur ist an der Oberseite eines Halbleiterkörpers oder Substrates ausgebildet, auf der auch die für die Ansteuerung vorgesehenen Gate-Elektroden über einem Gate-Dielektrikum angebracht sind. Die Gate-Elektroden sind zeilenweise über Wortleitungen elektrisch leitend miteinander verbunden, wobei die Wortleitungen zur Adressierung der jeweiligen Zeile vorgesehen sind. Die Wortleitungen sind streifenförmig strukturiertes elektrisch leitfähiges Material und können abschnittsweise jeweils die Gate-Elektroden bilden. Vorzugsweise ist ein unterer Schichtanteil der Wortleitungen aus Polysilizium und mindestens ein darauf vorhandener weiterer Schichtanteil aus einem Metall oder Metallsilizid, insbesondere Wolfram oder Wolframsilizid. Die durch die Wortleitungen gebildeten Stege sind oberseitig und an den Flanken mit elektrisch isolierendem Material, im Folgenden als Wortleitungsisolation bezeichnet, elektrisch isoliert.
- Zwischen den Wortleitungsisolationen ist ein Dielektrikum vorhanden, in dem Durchkontaktierungen für Bitleitungsanschlüsse hergestellt sind, mit denen oberseitig angeordnete Bitleitungen mit Source-/Drain-Bereichen der Speicherzelle oder mit vergrabenen Bitleitungen elektrisch leitend verbunden sind. Die Wortleitungsisolationen sind üblicherweise Nit rid, während als Dielektrikum zwischen den Wortleitungsstegen Oxid verwendet wird.
- Die Bitleitungsanschlüsse sind üblicherweise Wolfram und besitzen Kontaktwiderstände zu dem Siliziummaterial des Halbleiterkörpers in der Größenordnung von typische 600 kΩ. Eine für einen ausreichend niedrigen Widerstand hinreichend große Kontaktfläche wird am besten dadurch erreicht, dass die Seitenwände der Kontaktlöcher möglichst senkrecht hergestellt werden. Wenn die Durchkontaktierungen in Oxid hergestellt werden, ist die Selektivität des Ätzprozesses in Bezug auf das Nitrid der Wortleitungsisolationen zu gering, um ausreichend vertikale Wände der Kontaktlöcher herstellen zu können. Die Herstellung wird dadurch erschwert, dass die Breite der Zwischenräume zwischen den Wortleitungen im Verhältnis zu deren Höhe sehr gering ist.
- Die Durchkontaktierungen müssen nicht nur einen geringen elektrischen Widerstand besitzen, sondern auch ausreichend gut gegen die Wortleitungen elektrisch isoliert sein. Bei der Herstellung der Kontaktlöcher wird an den Oberkanten der Wortleitungsstege eventuell so viel von dem Material der Wortleitungsisolationen abgetragen, dass keine ausreichende elektrische Isolation zwischen den Wortleitungen und den Durchkontaktierungen mehr vorhanden ist. Insbesondere bei der Verwendung von Nitrid und Oxid in der angegebenen Weise zur elektrischen Isolation ist es daher schwierig, eine mit den Programmierspannungen und Programmierströmen kompatible elektrische Isolation zwischen den Wortleitungen und den Durchkontaktierungen der Bitleitungsanschlüsse zu realisieren.
- In der
US 6696336 B2 ist ein mehrlagiger Kontakt auf dotierten Bereichen eines Speicherbauelementes beschrieben, bei dem im oberen Teil Seitenwandspacer vorhanden sind. - Die
US 5252517 A beschreibt ein Herstellungsverfahren, bei dem Speicherzellen an einer Oberseite eines Halbleitersubstrates hergestellt werden, die jeweils eine Transistorstruktur aufweisen. Zwischen den nebeneinander verlaufenden Wortleitungen, die mit BPSG überdeckt sind, werden Kontakte zu dotierten Bereichen im Halbleitermaterial hergestellt, indem Öffnungen in dem BPSG hergestellt werden und die Zwischenräume zwischen den Wortleitungen mit Polysilizium gefüllt werden. In den verbliebenen Öffnungen werden Seitenwandspacer hergestellt. Schließlich werden die Öffnungen mit elektrisch leitendem Material gefüllt. - Mehrlagige Kontakte auf dotierten Bereichen zwischen Gate-Elektroden sind auch in der
US 6200849 B1 beschrieben. - Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit ausreichender Isolation der oberseitigen Bitleitungsanschlüsse von den Wortleitungen anzugeben.
- Diese Aufgabe wird mit dem Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
- Die erfindungsgemäße Lösung sieht vor, für die Bitleitungsanschlüsse jeweils eine Kontaktlochfüllung vorzusehen, die eine obere Aufweitung aufweist, in deren Bereich ein Spacer aus elektrisch isolierendem Material zur Verstärkung der elektrischen Isolation zu den Wortleitungen hin angebracht ist. Dieser Spacer kann zum Beispiel Nitrid sein; eine besonders gute isolierende Wirkung wird mit einem Spacer aus Siliziumdioxid erreicht. Der Spacer wird hergestellt, nachdem eine erste Kontaktlochfüllung aus einem elektrisch leitenden Material eingebracht und bis auf einen unteren Anteil entfernt worden ist. Danach wird das Kontaktloch mit elektrisch isolierendem Material aufgefüllt und oberseitig mit einer dielektrischen Schicht, zum Beispiel der Schicht eines ersten Intermetalldielektrikums, bedeckt. Ein Anschluss der ersten Kontaktlochfüllung nach oben durch die elektrisch isolierenden Schichten hindurch erfolgt mit den für eine derartige Durchkontaktierung an sich bekannten Verfahrensschritten.
- Es folgt eine genauere Erläuterung von Beispielen des Herstellungsverfahrens anhand der beigefügten
1 bis6 . - Die
1 zeigt einen Querschnitt durch ein Zwischenprodukt eines bevorzugten Herstellungsverfahrens nach der Herstellung der Wortleitungsstege. - Die
2 zeigt den Querschnitt gemäß der1 nach dem Ausätzen der Kontaktlöcher. - Die
3 zeigt den Querschnitt gemäß der2 nach dem Einbringen einer ersten Kontaktlochfüllung. - Die
4 zeigt den Querschnitt gemäß der3 nach dem Aufbringen der Spacerschicht. - Die
5 zeigt den Querschnitt gemäß der4 nach der Herstellung der Spacer. - Die
6 zeigt den Querschnitt gemäß der5 nach dem Aufbringen des Intermetalldielektrikums. - Die
1 zeigt einen Ausschnitt aus einem Querschnitt durch das Halbleiterbauelement nach dem Herstellen der Wortleitungsstege für einen Bereich A der Ansteuerperipherie und einen Bereich B des Speicherzellenfeldes. Die Speicherzellen sind in diesem Beispiel als Charge-Trapping-Speicherzellen mit einer das Gate-Dielektrikum bildenden Speicherschichtfolge ausgebildet. Auf einer Oberseite des Substrates1 ist die Speicherschichtfolge2 im Bereich des Speicherzellenfeldes aufgebracht. Im Bereich der Ansteuerperipherie ist bei den dort vorhandenen Transistoren, zum Beispiel den Auswahltransistoren, anstelle der Speicherschichtfolge das übliche Gate-Dielektrikum vorhanden. Die Transistorstrukturen verfügen jeweils über eine Gate-Elektrode4 , die auf der Speicherschichtfolge2 beziehungsweise dem Gate-Dielektrikum3 angeordnet ist und Teil der jeweiligen Wortleitung sein kann. Für die Wortleitung ist vorzugsweise mindestens noch eine Wortleitungsschicht5 vorgesehen, die zum Beispiel Wolfram und/oder Wolframsilizid ist. Die Wortleitungsschicht5 dient zur Verringerung des elektrischen Widerstandes der Wortleitung. Oberseitig und an den Flanken sind die Wortleitungen mit Wortleitungsisolationen6 aus einem dielektrischen Material, vorzugsweise Siliziumnitrid, elektrisch isoliert. Es kann ganzflächig eine Deckschicht7 aus einem elektrisch isolierenden oder passivierenden Material, zum Beispiel BPSG, aufgebracht sein. - Die Source-/Drain-Bereiche der Transistorstrukturen der Speicherzellen, die seitlich zu den unter den Gate-Elektroden vorhandenen Kanalbereichen angeordnet sind, werden über Kontaktlochfüllungen zwischen den Wortleitungsstegen mit oberseitig angeordneten Bitleitungen elektrisch leitend verbunden. Es können zusätzlich auch vergrabene Bitleitungen vorhanden sein und mit oberseitig angeordneten Bitleitungen, die zur Verringerung des elektrischen Widerstandes vorgesehen sind, verbunden sein. Die genauere Ausgestaltung hängt jeweils von der Art der Speicherzellen und der Speicherarchitektur ab. Für die vorliegende Erfindung ist nur wesentlich, dass über den Wortleitungen angeordnete Bitleitungen mit vertikalen elektrisch leitenden Verbindungen zu Bereichen des Halbleitermaterials des Substrates vorhanden sind und die vertikalen elektrisch leitenden Verbindungen zwischen den Wortleitungsstegen angeordnet sind.
- In der
2 ist dargestellt, dass die Zwischenräume zwischen den Wortleitungsstegen zunächst mit einem Dielektrikum8 aufgefüllt werden, in dem dann die Kontaktlöcher9 für die besagten elektrischen Verbindungen ausgeätzt werden. Die Kontaktlöcher9 besitzen, wie in der2 dargestellt ist, in den oberen Bereichen Aufweitungen, in denen das elektrisch isolierende Material der Wortleitungsisolationen6 teilweise entfernt ist. Vorzugsweise wird die Innenfläche der Kontakt löcher9 mit einem dünnen Liner10 aus einem elektrisch leitfähigen Material versehen, das zum Beispiel Titan sein kann und vorzugsweise im Sputter-Verfahren aufgestäubt wird. Der Liner kann zum Beispiel eine typisch etwa 25 nm dicke Titanschicht und eine typisch etwa 20 nm dicke Titannitridschicht umfassen. Der Liner kann auch anders als in diesem Beispiel in einer von der Herstellung von Kontaktlöchern und Kontaktlochfüllungen her an sich bekannten Weise aufgebracht werden oder weggelassen werden. Die Querschnitte zeigen das Kontaktloch jeweils nur in der Schnittebene, während von einem realen Schnitt durch das Halbleiterbauelement auch die rückwärtig hinter der Schnittebene in der betreffenden Blickrichtung vorhandene Seitenwand zu sehen wäre. Bei dem Kontaktloch9 handelt es sich daher in der Regel nicht um einen länglichen Graben, sondern um eine zylindrische oder konische Öffnung, die oben aufgeweitet ist, aber ringsum durch Seitenwände begrenzt ist. - In die Kontaktlöcher
9 wird dann eine erste Kontaktlochfüllung11 gemäß dem Querschnitt der3 eingebracht. Das Material dieser ersten Kontaktlochfüllung11 ist elektrisch leitend und vorzugsweise Wolfram. Dieses Material wird dann rückgeätzt bis etwa auf die in der3 mit der gestrichelten Linie angedeutete Höhe. Von der ersten Kontaktlochfüllung11 bleibt so ein unterer Anteil, der etwa 30 Prozent bis 50 Prozent der gesamten Höhe des Kontaktloches ausfüllt. - Die
4 zeigt den Querschnitt gemäß der3 , nachdem ganzflächig konform eine Spacerschicht13 aus dem für die herzustellenden Spacer vorgesehenen elektrisch isolierenden Material aufgebracht worden ist. Das Material der Spacerschicht13 kann Siliziumnitrid sein; vorzugsweise wird Oxid verwendet, da das Oxid bessere elektrisch isolierende Eigen schaften besitzt. Da von der ersten Kontaktlochfüllung nur noch der untere Anteil12 vorhanden ist, wird die Spacerschicht13 an den seitlichen Wänden des Kontaktlochs, insbesondere im oberen, mit der Ausweitung versehenen Bereich, aufgebracht. An diesen seitlichen Wänden wird dann der Spacer hergestellt, indem die Spacerschicht13 in an sich bekannter Weise anisotrop rückgeätzt wird. Die horizontalen Anteile der Spacerschicht13 werden damit vollständig entfernt, während von den vertikalen Anteilen jeweils Reste als Spacer übrig bleiben. - Die auf diese Weise erhaltene Struktur ist in der
5 im Querschnitt dargestellt. Im Fall eines näherungsweise konisch aufgeweiteten runden Kontaktloches bedeckt der Spacer14 die obere Seitenwand des Kontaktloches9 ringsum; es wird also in dem Kontaktloch vorzugsweise nur ein ringsum laufender zusammenhängender Spacer14 hergestellt. Wie der5 zu entnehmen ist, wird durch die Spacer14 jeweils der Abstand zwischen der Wortleitung und der Seitenwand des Kontaktloches vergrößert. Bei Wahl eines Oxids für die Spacer14 wird außerdem die elektrische Isolation im Vergleich zu einer bloßen Vergrößerung des Abstandes zusätzlich verbessert. - Die
6 zeigt den Querschnitt gemäß der5 nach weiteren Verfahrensschritten. Es wird zunächst eine zweite Kontaktlochfüllung15 eingebracht, die elektrisch isolierend ist. Die zweite Kontaktlochfüllung wird zum Beispiel aus TEOS aufgebracht. Die Oberseite der zweiten Kontaktlochfüllung15 wird vorzugsweise planarisiert, was zum Beispiel mittels CMP (chemical mechanical polishing) geschehen kann, und so jegliches Material der zweiten Kontaktlochfüllung auf der Oberseite der Wortleitungsstege beseitigt. Es kann dann eine Dielektrikumschicht16 ganzflächig aufgebracht werden, zum Beispiel ein erstes Intermetalldielektrikum oder eine sonstige dielektrische Schicht als Basis für die Metallisierungsebenen der Chipverdrahtung. - Auf die Oberseite der Dielektrikumschicht
16 wird eine Hartmaske17 mit Öffnungen18 im Bereich der herzustellenden Durchkontaktierungen aufgebracht. Durch diese Öffnungen18 hindurch wird die Dielektrikumschicht16 entfernt, was in der6 mit den vertikalen gestrichelten Linien angedeutet ist, so dass in die so gebildeten weiteren Kontaktlöcher eine Kontaktlochfüllung zum elektrischen Anschluss der Durchkontaktierungen eingebracht werden kann. Da für die zweite Kontaktlochfüllung15 elektrisch isolierendes Material, insbesondere TEOS, verwendet worden ist, wird bei dem Ätzen der weiteren Kontaktlöcher in der Dielektrikumschicht16 unter Verwendung der Öffnungen18 der Hartmaske17 durch das Material der zweiten Kontaktlochfüllung15 hindurch jeweils ein weiteres Kontaktloch geätzt, das bis auf den unteren Anteil12 der ersten Kontaktlochfüllung hinabreicht. Die weitere Kontaktlochfüllung wird dann auf diesem unteren Anteil12 aufgebracht. - Die Verwendung von elektrisch isolierendem Material als zweiter Kontaktlochfüllung
15 vereinfacht die Prozessschritte zur Herstellung und ermöglicht überdies, die Durchkontaktierung nochmals lateral zu begrenzen, so dass verbleibende Anteile der zweiten Kontaktlochfüllung15 zusätzlich zu den Spacern14 eine elektrische Isolation gegen die Wortleitungen bilden. Bei Verwendung von TEOS ist allerdings gegebenenfalls ein CMP-Schritt auf das TEOS anzuwenden. -
- 1
- Substrat
- 2
- Speicherschichtfolge
- 3
- Gate-Dielektrikum
- 4
- Gate-Elektrode
- 5
- Wortleitungsschicht
- 6
- Wortleitungsisolation
- 7
- Deckschicht
- 8
- Dielektrikum
- 9
- Kontaktloch
- 10
- Liner
- 11
- erste Kontaktlochfüllung
- 12
- unterer Anteil der ersten Kontaktlochfüllung
- 13
- Spacerschicht
- 14
- Spacer
- 15
- zweite Kontaktlochfüllung
- 16
- Dielektrikumschicht
- 17
- Hartmaske
- 18
- Öffnung
Claims (4)
- Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einer Mehrzahl von Speicherzellen, die an einer Oberseite eines Halbleiterkörpers oder Substrates (
1 ) angeordnet sind und jeweils eine Transistorstruktur aufweisen, Wortleitungen, die auf dieser Oberseite nebeneinander verlaufen und Gate-Elektroden (4 ) der Speicherzellen elektrisch leitend miteinander verbinden, Wortleitungsisolationen (6 ), die die Wortleitungen oberseitig und lateral elektrisch isolieren, und Bitleitungen mit zwischen den Wortleitungsisolationen (6 ) angeordneten Bitleitungsanschlüssen, bei dem, nachdem die Wortleitungen einschließlich ihrer Wortleitungsisolationen (6 ) hergestellt worden sind, – in einem ersten Schritt verbliebene Zwischenräume zwischen den Wortleitungen mit einem Dielektrikum (8 ) gefüllt werden und darin an den für Bitleitungsanschlüsse vorgesehenen Stellen Kontaktlöcher (9 ) geätzt werden, die in einem oberen Bereich eine Aufweitung besitzen, danach – in einem zweiten Schritt eine erste Kontaktlochfüllung (11 ) aus einem elektrisch leitenden Material in die Kontaktlöcher (9 ) eingebracht und bis auf einen jeweiligen unteren Anteil (12 ) entfernt wird, danach – in einem dritten Schritt eine Spacerschicht (13 ) aus einem elektrisch isolierenden Material konform abgeschieden und anisotrop zu Spacern (14 ) rückgeätzt wird, die seitliche Wände der Kontaktlöcher (9 ) im Bereich der Aufweitung bedecken, danach – in einem vierten Schritt eine zweite Kontaktlochfüllung (15 ) aus einem elektrisch isolierenden Material eingebracht wird und danach – in einem fünften Schritt in der zweiten Kontaktlochfüllung (15 ) Durchkontaktierungen aus einem elektrisch leitenden Material hergestellt werden, die jeweils mit den unteren Anteilen (12 ) der Kontaktlochfüllungen elektrisch leitend verbunden werden. - Verfahren nach Anspruch 1, bei dem in dem fünften Schritt zunächst auf der zweiten Kontaktlochfüllung eine Dielektrikumschicht (
16 ) aufgebracht wird und die Durchkontaktierungen in der Dielektrikumschicht und in der zweiten Kontaktlochfüllung gemeinsam hergestellt werden. - Verfahren nach Anspruch 1 oder 2, bei dem die zweite Kontaktlochfüllung (
15 ) TEOS ist. - Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Spacerschicht (
13 ) aus Siliziumdioxid aufgebracht wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004036156A DE102004036156B4 (de) | 2004-07-26 | 2004-07-26 | Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004036156A DE102004036156B4 (de) | 2004-07-26 | 2004-07-26 | Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102004036156A1 DE102004036156A1 (de) | 2006-03-23 |
DE102004036156B4 true DE102004036156B4 (de) | 2007-08-02 |
Family
ID=36001291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004036156A Expired - Fee Related DE102004036156B4 (de) | 2004-07-26 | 2004-07-26 | Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102004036156B4 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10269624B2 (en) | 2017-07-31 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plugs and methods of forming same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5252517A (en) * | 1992-12-10 | 1993-10-12 | Micron Semiconductor, Inc. | Method of conductor isolation from a conductive contact plug |
US6163047A (en) * | 1999-07-12 | 2000-12-19 | Vanguard International Semiconductor Corp. | Method of fabricating a self aligned contact for a capacitor over bitline, (COB), memory cell |
US6200849B1 (en) * | 1998-09-29 | 2001-03-13 | Samsung Electronics Co., Ltd. | Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers |
US6696336B2 (en) * | 2001-05-14 | 2004-02-24 | Micron Technology, Inc. | Double sided container process used during the manufacture of a semiconductor device |
-
2004
- 2004-07-26 DE DE102004036156A patent/DE102004036156B4/de not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5252517A (en) * | 1992-12-10 | 1993-10-12 | Micron Semiconductor, Inc. | Method of conductor isolation from a conductive contact plug |
US6200849B1 (en) * | 1998-09-29 | 2001-03-13 | Samsung Electronics Co., Ltd. | Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers |
US6163047A (en) * | 1999-07-12 | 2000-12-19 | Vanguard International Semiconductor Corp. | Method of fabricating a self aligned contact for a capacitor over bitline, (COB), memory cell |
US6696336B2 (en) * | 2001-05-14 | 2004-02-24 | Micron Technology, Inc. | Double sided container process used during the manufacture of a semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
DE102004036156A1 (de) | 2006-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3037431C2 (de) | ||
DE102005014507B4 (de) | Halbleiterspeicher mit Ladungseinfangspeicherzellen und dessen Herstellungsverfahren | |
DE102005026944B4 (de) | Verfahren zum Herstellen einer Flash-Speichervorrichtung und mit dem Verfahren hergestellte Flash-Speicheranordnung | |
EP1179849A2 (de) | Speicherzelle und Herstellungsverfahren | |
DE10204871A1 (de) | Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren | |
DE102005018347A1 (de) | Flash-Speicherzelle, Flash-Speichervorrichtung und Herstellungsverfahren hierfür | |
DE10258194B4 (de) | Halbleiterspeicher mit Charge-trapping-Speicherzellen und Herstellungsverfahren | |
DE102005040847B4 (de) | Single-Poly-EPROM-Baustein und Verfahren zur Herstellung | |
DE102006053435B4 (de) | Speicherzellenanordnungen und Verfahren zum Herstellen von Speicherzellenanordnungen | |
DE10231966A1 (de) | Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren | |
DE10321740A1 (de) | Bitleitungsstruktur sowie Verfahren zu deren Herstellung | |
DE10334547B4 (de) | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist | |
DE19732870A1 (de) | Nichtflüchtige Speicherzelle mit hoher Koppelkapazität | |
WO2000008682A1 (de) | Verfahren zum herstellen einer speicherzelle | |
DE69030946T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung | |
EP1709681B1 (de) | Halbleiterspeicherzelle sowie zugehöriges herstellungsverfahren | |
DE102004060668A1 (de) | Halbleiterbauelement und Verfahren zur Herstellung desselben | |
DE102004036156B4 (de) | Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen | |
DE102005024944B3 (de) | Kontaktstruktur für einen Stack-DRAM-Speicherkondensator | |
EP1623459B1 (de) | Bitleitungsstruktur sowie verfahren zu deren herstellung | |
DE10333777B4 (de) | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle | |
DE102021105358A1 (de) | Halbleiterspeichervorrichtungen und Verfahren für deren Herstellung | |
DE10057806B4 (de) | Ferroelektrische Speicheranordnung und Verfahren zu ihrer Herstellung | |
DE102006031097B4 (de) | Speicherzellenanordnung und Verfahren zur Herstellung einer Speicherzellenanordnung | |
DE10249216B3 (de) | Herstellungsverfahren für ein Kontaktloch in einer Halbleiterstruktur |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8125 | Change of the main classification |
Ipc: H01L 21/8239 AFI20051017BHDE |
|
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
|
R081 | Change of applicant/patentee |
Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
|
R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |