JPS6184023A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
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- JPS6184023A JPS6184023A JP20503584A JP20503584A JPS6184023A JP S6184023 A JPS6184023 A JP S6184023A JP 20503584 A JP20503584 A JP 20503584A JP 20503584 A JP20503584 A JP 20503584A JP S6184023 A JPS6184023 A JP S6184023A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造工程におけるパターン形成
方法、特にパターンの側端面への微細パターンの形成方
法、いわゆるサイドウオールの形成方法に関するもので
ある。
方法、特にパターンの側端面への微細パターンの形成方
法、いわゆるサイドウオールの形成方法に関するもので
ある。
第２図は従来のこの種のパターン形成方法の一例を説明
するためにその主要段階における状態を示す断面図で、
ここで示す例はＭＯ９形ＬＳＩなどにおける素子間分離
領域形成工程における従来のＬＯＣＯＥｉ （Ｌｏｃａ
ｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ）法
の改良プロセスであり、改良ＬＯＯＯ８法または砕けき
ＬＯＣＯ８法と呼ばれるプロセスである。
するためにその主要段階における状態を示す断面図で、
ここで示す例はＭＯ９形ＬＳＩなどにおける素子間分離
領域形成工程における従来のＬＯＣＯＥｉ （Ｌｏｃａ
ｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ）法
の改良プロセスであり、改良ＬＯＯＯ８法または砕けき
ＬＯＣＯ８法と呼ばれるプロセスである。
この従来例では、まず、第２図Ａに示すように、基板（
１）上に熱酸化法によって第１の材料である酸化シリコ
ン（Ｓ１０□）からなる第１の膜（２）を形成し、その
上に耐酸化性の第２の材料である窒化シリコン（８１３
Ｎ４）からなる第２の＠（３）を例えば、化学的気相成
長（ＣＶＤ ）法を用いて形成した後に、通常の写真製
版工程を経て所望の部分に感光性樹脂膜パターン（４）
を形成する。次に、この感光性樹脂嘆パターン（４）を
マスクとして、８１３Ｎ４からなる第２の模（３） 、
ついでＳｉＯ□からなる第１の嘆（２）にエツチングを
施すと第２図Ｂに示すように、Ｓｉ３Ｎ４嘆パターン（
３ａ）、及び５ｉＯ７模パターン（２ａ）からなる複合
膜パターン（５）が形成される。その後に、第２図Ｃに
示すように、同じく耐酸化性を有する８１３Ｎ４からな
る第３の嘆（６）を例えばＣＶＤ法を用いて全面に形成
する。しかる後に、化学的、かつ物理的反応を利用した
ガスプラズマエツチング、いワユル反応性イオンエツチ
ングなどを用いて、複合膜パターン（５）のない部分で
、基板（１）の表面が露出するまでエツチングを行うと
、反応性イオンの直進性の効果によって、複合膜パター
ン（５）の側面に８１３Ｎ４からなる微細パターン（６
ａ）が形成できる（第２図Ｄ）。その後に、酸化性雰囲
気中で高温熱処理を施すと、第２図Ｋに示すように、従
来のＬＯＣ！０１３法に比べてパターンの下へのくい込
みの少い分離用５ｉｎ２膜（７）が得られ、第２図Ｆに
示すように複合膜パターン（５）およびその側面の微細
パターン（６ａ）の除去後に露出する活性領域部分（８
）を所望の幅に確保できる。
１）上に熱酸化法によって第１の材料である酸化シリコ
ン（Ｓ１０□）からなる第１の膜（２）を形成し、その
上に耐酸化性の第２の材料である窒化シリコン（８１３
Ｎ４）からなる第２の＠（３）を例えば、化学的気相成
長（ＣＶＤ ）法を用いて形成した後に、通常の写真製
版工程を経て所望の部分に感光性樹脂膜パターン（４）
を形成する。次に、この感光性樹脂嘆パターン（４）を
マスクとして、８１３Ｎ４からなる第２の模（３） 、
ついでＳｉＯ□からなる第１の嘆（２）にエツチングを
施すと第２図Ｂに示すように、Ｓｉ３Ｎ４嘆パターン（
３ａ）、及び５ｉＯ７模パターン（２ａ）からなる複合
膜パターン（５）が形成される。その後に、第２図Ｃに
示すように、同じく耐酸化性を有する８１３Ｎ４からな
る第３の嘆（６）を例えばＣＶＤ法を用いて全面に形成
する。しかる後に、化学的、かつ物理的反応を利用した
ガスプラズマエツチング、いワユル反応性イオンエツチ
ングなどを用いて、複合膜パターン（５）のない部分で
、基板（１）の表面が露出するまでエツチングを行うと
、反応性イオンの直進性の効果によって、複合膜パター
ン（５）の側面に８１３Ｎ４からなる微細パターン（６
ａ）が形成できる（第２図Ｄ）。その後に、酸化性雰囲
気中で高温熱処理を施すと、第２図Ｋに示すように、従
来のＬＯＣ！０１３法に比べてパターンの下へのくい込
みの少い分離用５ｉｎ２膜（７）が得られ、第２図Ｆに
示すように複合膜パターン（５）およびその側面の微細
パターン（６ａ）の除去後に露出する活性領域部分（８
）を所望の幅に確保できる。
第２図で説明した従来の改良ｒ、、ａｃｏｓ法では、第
２図Ｏに示すように複合膜パターン（５）の上部層のＳ
ｉＮ＠パターン（３ａ）と、８１３Ｎ４からなる第３の
嘆（６）とが同種材料であるので、第２図りのエツチン
グ段階で過剰のエツチングを施すと、複合膜パターン（
５）の上部層のＳｉ３Ｎ４嘆パターン（３ａ）までエツ
チングされて耐酸化性を低下させ、匝端な場合には第２
図Ｇに示すように５１３Ｎ４膜パターン（３ａ）は全く
除去され、複合膜パターン（５）はＳｉＯ３嘆パターン
（２ａ）のみとなシ、活性領域（８）を狭くするおそれ
があるという問題点があった。そして、この過剰なエツ
チングは、基板（１）の面積が大きい場合、各嘆の形成
時の模厚の不均一性、およびエツチング時の嘆内での進
行の不均一性が存在するので、しばしば必要となる。こ
のような場合には上述の問題点は現実のものとなってく
る。
２図Ｏに示すように複合膜パターン（５）の上部層のＳ
ｉＮ＠パターン（３ａ）と、８１３Ｎ４からなる第３の
嘆（６）とが同種材料であるので、第２図りのエツチン
グ段階で過剰のエツチングを施すと、複合膜パターン（
５）の上部層のＳｉ３Ｎ４嘆パターン（３ａ）までエツ
チングされて耐酸化性を低下させ、匝端な場合には第２
図Ｇに示すように５１３Ｎ４膜パターン（３ａ）は全く
除去され、複合膜パターン（５）はＳｉＯ３嘆パターン
（２ａ）のみとなシ、活性領域（８）を狭くするおそれ
があるという問題点があった。そして、この過剰なエツ
チングは、基板（１）の面積が大きい場合、各嘆の形成
時の模厚の不均一性、およびエツチング時の嘆内での進
行の不均一性が存在するので、しばしば必要となる。こ
のような場合には上述の問題点は現実のものとなってく
る。
この発明はこのような問題点を解決するため尾なされた
もので、基板土に第１の材料からなる第１の薄膜パター
ンとその上に重ねて形成した第２の材料からなる第２の
薄膜パターンとで構成される複合膜パターンを形成し、
この複合膜パターンの側面に第２の材料からなる微細パ
ターンを上記第２の薄膜パターンを損なうことなく形成
する方法を提供するものである。
もので、基板土に第１の材料からなる第１の薄膜パター
ンとその上に重ねて形成した第２の材料からなる第２の
薄膜パターンとで構成される複合膜パターンを形成し、
この複合膜パターンの側面に第２の材料からなる微細パ
ターンを上記第２の薄膜パターンを損なうことなく形成
する方法を提供するものである。
この発明に係る方法では、上記複合膜パターンの上を、
含めて基板全上面に第２の材料からなる第３の嘆を上記
複合膜パターンの厚さ以上の厚さに形成し、異方性エツ
チングを複合膜パターンのない部分で基板が露出するま
で施して、上記複合膜パターンの側面に第２の材料から
なる微細パターンを形成するに際して、複合膜パターン
の上に上記異方性エツチング処理の際に、第２の材料よ
シも被エツチング速度の遅め材料からなる中間薄膜を形
成しておくものである。
含めて基板全上面に第２の材料からなる第３の嘆を上記
複合膜パターンの厚さ以上の厚さに形成し、異方性エツ
チングを複合膜パターンのない部分で基板が露出するま
で施して、上記複合膜パターンの側面に第２の材料から
なる微細パターンを形成するに際して、複合膜パターン
の上に上記異方性エツチング処理の際に、第２の材料よ
シも被エツチング速度の遅め材料からなる中間薄膜を形
成しておくものである。
この発明では複合膜パターンの上に異方性エツチング処
理に対して、第２の材料よりも被エツチング速度の遅い
材料からなる中間薄膜を形成したので、その上を含めて
基板の全上面に形成した第２の材料からなる第３の嘆に
異方性エツチングを施して、複合膜パターンの側面に第
２の材料からなる微細パターンを残すようにしても、複
合膜パターンを構成する第２の材料からなる第２０薄膜
を損なうことはない。
理に対して、第２の材料よりも被エツチング速度の遅い
材料からなる中間薄膜を形成したので、その上を含めて
基板の全上面に形成した第２の材料からなる第３の嘆に
異方性エツチングを施して、複合膜パターンの側面に第
２の材料からなる微細パターンを残すようにしても、複
合膜パターンを構成する第２の材料からなる第２０薄膜
を損なうことはない。
第１図はこの発明の一実施例を説明するためにその主要
段階における状態を示す断直図で、前述の第２図の従来
例と同一符号は同等部分を示す。
段階における状態を示す断直図で、前述の第２図の従来
例と同一符号は同等部分を示す。
まず、従来の方法と同様に、基板（１）の上にＳｉＯ□
からなる第１の嘆（２） 、 Ｓｉ３Ｎ４からなる第２
の嘆（３）を順次形成し、さらにその上に例えばＯＶＤ
法を用いて中間薄膜として多結晶シリコン膜（９）を形
成する。次いで、通常の写真製版工程を経て所望の部分
に感光性樹脂模パターン（４）を形成する（第１図Ａ）
。次に、この感光性樹脂嘆パターン（４）をマスクとし
て多結晶シリコン嘆（９）、第２の嘆（３）及び第１の
膜（２）に順次エツチングを施して、多結晶シリコン嘆
パターン（ｃ＋ａ）、 ｓ１３Ｎ４ｍパターン（３ａ）
及びＳｉＯ３模パターン（２ａ）からなる三層複合膜パ
ターンαＯが得られる（第１図Ｂ）。以下従来と同様に
、三層複合膜パターンαＯの上を含めて基板（１）の全
上面に、三層複合膜パターンαＯの厚さよシ厚いＳｉ３
Ｎ４からなる第３の嘆（６）を例えばＯＶＤ法を用いて
形成しく第１図Ｃ）、しかる後に、例えば、四フッ化炭
素（０Ｆ４）と水素（Ｈ２）との混合ガスを用いた反応
性イオンエツチングを複合膜パターンαＯがない部分で
基板（１）の表面が露出するまで行って複合膜パターン
αＯの側端面に微細パターン（ａａ）ヲ残す（第１図Ｄ
）。この混合ガスを用いた場合、８１３Ｎ４嘆に対する
エツチング速度が多結晶シリコン嘆に対するそれの２倍
以上である。すなわち、多結晶シリコン嘆はエツチング
され難ｂ０従って、第１図りに示すように、基板（１）
の表面の露出後に、多少の過剰なエツチングを行っても
、三層複合！ ハターンα１を構成する耐酸化性の８１
３Ｎ４膜パターン（３ａ）の喚厚には変化を生じない。
からなる第１の嘆（２） 、 Ｓｉ３Ｎ４からなる第２
の嘆（３）を順次形成し、さらにその上に例えばＯＶＤ
法を用いて中間薄膜として多結晶シリコン膜（９）を形
成する。次いで、通常の写真製版工程を経て所望の部分
に感光性樹脂模パターン（４）を形成する（第１図Ａ）
。次に、この感光性樹脂嘆パターン（４）をマスクとし
て多結晶シリコン嘆（９）、第２の嘆（３）及び第１の
膜（２）に順次エツチングを施して、多結晶シリコン嘆
パターン（ｃ＋ａ）、 ｓ１３Ｎ４ｍパターン（３ａ）
及びＳｉＯ３模パターン（２ａ）からなる三層複合膜パ
ターンαＯが得られる（第１図Ｂ）。以下従来と同様に
、三層複合膜パターンαＯの上を含めて基板（１）の全
上面に、三層複合膜パターンαＯの厚さよシ厚いＳｉ３
Ｎ４からなる第３の嘆（６）を例えばＯＶＤ法を用いて
形成しく第１図Ｃ）、しかる後に、例えば、四フッ化炭
素（０Ｆ４）と水素（Ｈ２）との混合ガスを用いた反応
性イオンエツチングを複合膜パターンαＯがない部分で
基板（１）の表面が露出するまで行って複合膜パターン
αＯの側端面に微細パターン（ａａ）ヲ残す（第１図Ｄ
）。この混合ガスを用いた場合、８１３Ｎ４嘆に対する
エツチング速度が多結晶シリコン嘆に対するそれの２倍
以上である。すなわち、多結晶シリコン嘆はエツチング
され難ｂ０従って、第１図りに示すように、基板（１）
の表面の露出後に、多少の過剰なエツチングを行っても
、三層複合！ ハターンα１を構成する耐酸化性の８１
３Ｎ４膜パターン（３ａ）の喚厚には変化を生じない。
なお、上記実施例では１９１３Ｎ４模パターンの表面に
形成する膜として多結晶シリコン嘆を用いたが、その上
に形成する８１３Ｎ４からなる第３の嘆のエツチングの
際にＳｉ３Ｎ４よりもエツチングされ難す材料であれば
何でもよく、例えばＣＦ４＋Ｈ２混合ガスによるエツチ
ングの場合、Ｓｉ３Ｎ４＠より被エツチング速度の遅い
ＳｉＯ□喚であってもよい。
形成する膜として多結晶シリコン嘆を用いたが、その上
に形成する８１３Ｎ４からなる第３の嘆のエツチングの
際にＳｉ３Ｎ４よりもエツチングされ難す材料であれば
何でもよく、例えばＣＦ４＋Ｈ２混合ガスによるエツチ
ングの場合、Ｓｉ３Ｎ４＠より被エツチング速度の遅い
ＳｉＯ□喚であってもよい。
また、第２の材料に５１３Ｎ４を用い第３の嘆もこれで
構成する場合を示したが、他の材料を用いた場合でも、
中間薄膜を構成する第３の材料は第２の材料よりエツチ
ングされ難いものを用いればよい。
構成する場合を示したが、他の材料を用いた場合でも、
中間薄膜を構成する第３の材料は第２の材料よりエツチ
ングされ難いものを用いればよい。
更に、上記説明では、側面パターンの形成を素子間分離
領域形成工程疋おける改良ＬＯＣＯＳプロセスに適用し
た場合について述べたが、この発明はこの工程に限らず
、側面パターンの形成を必要とする全てのプロセスに適
用できる。
領域形成工程疋おける改良ＬＯＣＯＳプロセスに適用し
た場合について述べたが、この発明はこの工程に限らず
、側面パターンの形成を必要とする全てのプロセスに適
用できる。
以上詳細に説明したように、この発明では複合膜パター
ンと、第３の摸との間に、複合膜のパターン上部層及び
第３の膜を構成する材料より被エツチング速度の小さい
中間層を設けたので、第３の膜に異方性エツチングを施
して複合膜パターンの側面に上記第３の模の微細パター
ンを残したとき、複合膜パターンの上部層の模厚の変動
を小さく抑えることができる。
ンと、第３の摸との間に、複合膜のパターン上部層及び
第３の膜を構成する材料より被エツチング速度の小さい
中間層を設けたので、第３の膜に異方性エツチングを施
して複合膜パターンの側面に上記第３の模の微細パター
ンを残したとき、複合膜パターンの上部層の模厚の変動
を小さく抑えることができる。
第１図はこの発明の一実施例を説明するためにその主要
段階における状態を示す断面図、第２図は従来のパター
ン形成方法の一例を説明するためにその主要段階におけ
る状態を示す断面図である。 図において、（１）は基板、（２ａ）は第１の薄膜バタ
ー″ン（Ｓ１０□嘆パターン）、（３ａ）は第２の薄膜
パター７ （５１３Ｎ４’！パターン）、（６）は第３
の嘆（８１３Ｎ４嘆）、（６ａ）は微細パターン、（９
ａ）は中間薄膜（多結晶シリコン嘆パターン）である。 なお、各図中同一符号は同一または相当部分を示す。
段階における状態を示す断面図、第２図は従来のパター
ン形成方法の一例を説明するためにその主要段階におけ
る状態を示す断面図である。 図において、（１）は基板、（２ａ）は第１の薄膜バタ
ー″ン（Ｓ１０□嘆パターン）、（３ａ）は第２の薄膜
パター７ （５１３Ｎ４’！パターン）、（６）は第３
の嘆（８１３Ｎ４嘆）、（６ａ）は微細パターン、（９
ａ）は中間薄膜（多結晶シリコン嘆パターン）である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）基板の表面上に第１の材料からなる第１の薄膜パ
ターンとその上に重ねて形成され第２の材料からなる第
２の薄膜パターンとで構成される複合膜パターンを形成
し、上記複合膜パターンの上を含めて上記基板表面全面
に上記第２の材料からなる第３の膜を上記複合膜パター
ンの厚さより厚く形成した後に、上記第３の膜の全上面
から化学的および物理的反応を利用したプラズマエッチ
ングを施し、上記複合膜パターンの側面のみに上記第２
の材料からなる微細パターンを形成するに際して、上記
第２の薄膜パターンの上に上記プラズマエッチングの際
に上記第２の材料に比して被エッチング速度の遅い第３
の材料からなる中間薄膜を予め形成しておくことを特徴
とするパターン形成方法。 - （２）第１の材料に酸化シリコン、第２の材料に窒化シ
リコン、第３の材料に多結晶シリコンを用いることを特
徴とする特許請求の範囲第１項記載のパターン形成方法
。 - （３）第１の材料に酸化シリコン、第２の材料に窒化シ
リコン、第３の材料に酸化シリコンを用いることを特徴
とする特許請求の範囲第１項記載のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20503584A JPS6184023A (ja) | 1984-09-29 | 1984-09-29 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20503584A JPS6184023A (ja) | 1984-09-29 | 1984-09-29 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184023A true JPS6184023A (ja) | 1986-04-28 |
Family
ID=16500361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20503584A Pending JPS6184023A (ja) | 1984-09-29 | 1984-09-29 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184023A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140646A (en) * | 1980-03-10 | 1981-11-04 | Western Electric Co | Method of manufacturing semiconductor circuit on semiconductor silicon substrate |
| JPS58124244A (ja) * | 1982-01-21 | 1983-07-23 | Nec Corp | 半導体装置の製造方法 |
| JPS59132624A (ja) * | 1983-01-19 | 1984-07-30 | Toshiba Corp | 半導体装置の製造方法 |
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1984
- 1984-09-29 JP JP20503584A patent/JPS6184023A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140646A (en) * | 1980-03-10 | 1981-11-04 | Western Electric Co | Method of manufacturing semiconductor circuit on semiconductor silicon substrate |
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