KR20000014700A - 반도체 소자의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 트렌치의 상부에지의 곡률반경을 증가시켜 소자의 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성방법은 트렌치 기술을 이용한다. 먼저, 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 질화막 및 패드 산화막을 패터닝하여 비활성영역의 기판을 노출시킨다. 그런 다음, 노출된 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 제 1 측면산화하여 제 1 라운딩시킨 다음, 제 1 라운딩된 트렌치에 매립되도록 상기 질화막 상에 갭필능력이 우수한 산화막을 형성한다. 그 후, 제 1 라운딩된 트렌치를 제 2 측면산화하여 제 2 라운딩시키고, 산화막을 질화막이 노출될 때까지 전면식각한다. 그리고 나서, 질화막 및 패드 산화막을 제거하고, 산화막을 기판이 노출될 때까지 전면식각한다. 여기서, 제 2 측면산화는 TCA와 산소개스 분위기로 진행한다.
Description
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 특히 트렌치 기술을 이용한 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
소자 분리(ISOLATION) 기술이란 집적 소자를 구성하는 개별 소자를 전기적 및 구조적으로 서로 분리시켜, 각 소자가 인접한 소자의 간섭을 받지 않고 주어진 기능을 독자적으로 수행할 수 있도록 하는데 필요한 기능을 집적 소자 제조시 부여하는 기술이다. 이러한 소자 분리 방법으로서 반도체 장치의 고집적화, 고속화 경향에 대응하여, 트렌치 기술을 이용한 소자 분리막이 대두되었다.
도 1a 및 도 1b는 상기한 트렌치 기술을 이용한 종래의 반도체 소자의 소자분리 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 순차적으로 증착한다. 여기서, 패드 산화막(11)은 질화막(12)으로 인한 스트레스를 완화시킨다. 그런 다음, 질화막(12) 및 패드 산화막(11)을 기판(10)의 비활성영역이 노출되도록 패터닝하고, 패터닝된 질화막(12) 및 패드 산화막(11)을 식각 마스크로 하여 노출된 기판(10)을 소정 깊이로 식각하여 트렌치(13)을 형성한다.
도 1b를 참조하면, 트렌치(13)의 상부 에지의 전계집중을 방지하기 위하여, 측면 산화공정을 진행하여 트렌치(13)의 표면에 산화막(14)을 형성함으로서, 트렌치(13)의 에지를 라운딩 시킨다. 그런 다음, 기판 전면에 갭필(gap filling) 능력이 우수한 HDP(High Density Plasma) 산화막(15)을 증착하고, 질화막(12)이 노출될 때까지 전면 식각한다. 그런 다음, 질화막(12) 및 패드 산화막(11)을 제거하고, HDP 산화막(15)을 다시 기판(10)이 노출될 때까지 전면 식각하여, 기판의 표면을 평탄화함과 동시에 소자분리막(100)을 형성한다.
상기한 종래의 트렌치형 소자 분리막 형성에서는 트렌치의 상부에지의 전계집중을 방지하기 위하여, 산화공정을 진행하여 트렌치의 에지를 라운딩시켰다. 그러나, 산화공정후 라운딩된 트렌치(13a)의 상부에지(E1)의 곡률반경은 약 30㎚ 정도로 작기 때문에, 전계집중을 억제하기가 어렵다. 이러한 작은 곡률 반경은 이후 소자의 전압-전류 특성에서 킹크(KINK)를 야기시켜, 결국 소자의 특성을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 트렌치의 상부에지의 곡률반경을 증가시켜 소자의 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
20 : 반도체 기판 21 : 패드 산화막
22 : 질화막 23 : 트렌치
23a : 제 1 라운딩된 트렌치 24 : 제 1 산화막
25 : HDP 산화막 26 : 제 2 산화막
26a : 제 2 라운딩된 트렌치 200 : 소자 분리막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 분리막 형성방법은 트렌치 기술을 이용한다. 먼저, 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 질화막 및 패드 산화막을 패터닝하여 비활성영역의 기판을 노출시킨다. 그런 다음, 노출된 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 제 1 측면산화하여 제 1 라운딩시킨 다음, 제 1 라운딩된 트렌치에 매립되도록 상기 질화막 상에 갭필능력이 우수한 산화막을 형성한다. 그 후, 제 1 라운딩된 트렌치를 제 2 측면산화하여 제 2 라운딩시키고, 산화막을 질화막이 노출될 때까지 전면식각한다. 그리고 나서, 질화막 및 패드 산화막을 제거하고, 산화막을 기판이 노출될 때까지 전면식각한다.
여기서, 제 2 측면산화는 TCA 와 산소개스 분위기로 진행한다.
또한, 상기한 제 2 측면 산화공정을 로코스 기술에 적용하여 소자분리막을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 기술을 이용한 반도체 소자의 소자 분리막 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 패드 산화막(21)을 50 내지 150Å의 두께로 형성하고, 패드 산화막(21) 상에 질화막(22)을 500 내지 3,000Å의 두께로 형성한다. 여기서, 패드 산화막(21)은 질화막(22)으로 인한 스트레스를 완화시킨다. 그런 다음, 질화막(22) 및 패드 산화막(21)을 기판(20)의 비활성영역이 노출되도록 패터닝한다. 패터닝된 질화막(22) 및 패드 산화막(21)을 식각 마스크로 하여 노출된 기판(20)을 소정 깊이로 식각하여 트렌치(23)을 형성한다.
도 2b를 참조하면, 트렌치(23)의 상부에지의 전계집중을 방지하기 위하여, 제 1 측면산화공정을 진행하여 트렌치(23)의 표면에 제 1 산화막(24)을 형성함으로써, 트렌치(23)의 에지를 제 1 라운딩 시킨다. 제 1 측면산화공정은 1,000 내지 1,200℃의 온도에서 산소 분위기로 진행한다. 이때, 제 1 산화막(24)의 두께는 테스트 기판(미도시)에서 20 내지 500Å이 되도록 형성한다. 또한, 제 1 라운딩된 트렌치(23)의 상부에지(E2)의 곡률반경은 종래와 마찬가지로 약 30㎚ 정도이다. 그런 다음, 기판 전면에 갭필(gap filling) 능력이 우수한 HDP(High Density Plasma) 산화막(25)을 증착하고, 질화막(22)이 노출될 때까지 전면 식각한다.
도 2c를 참조하면, 제 1 라운딩된 트렌치(23a)를 제 2 측면산화공정으로 산화시켜 제 2 산화막(26)을 형성함으로써, 제 1 라운딩된 트렌치(23a)를 제 2 라운딩시킨다. 제 2 측면산화공정은 900 내지 1,100℃의 온도에서 25 내지 50분동안 50 내지 500sccm의 TCA(Tetral-Chloride-Acetylene) 개스, 7 내지 17sccm의 산소개스, 및 0.2 내지 0.3sccm의 소량의 질소개스 분위기에서 진행한다. 바람직하게, 먼저 0.2 내지 0.4 sccm의 산소개스 분위기에서 5 내지 15분동안 진행하고, 0.2 내지 0.3sccm의 질소개스, 7 내지 8sccm의 산소개스, 및 50 내지 500sccm의 TCA개스 분위기에서 5 내지 30분 동안 징행한 후, 7 내지 9sccm의 산소개스 분위기에서 5 내지 15분 동안 진행한다. 이때, TCA 개스의 Cl기는 트렌치의 라운딩 정도를 증가시킨다. 제 2 산화막(26)의 두께는 테스트 기판(미도시)에서 80 내지 500Å이 되도록 형성한다. 또한, 제 2 라운딩된 트렌치(26a)의 상부에지(E3)의 곡률반경은 약 50㎚ 정도이다.
도 2d를 참조하면, 질화막(22) 및 패드 산화막(21)을 제거하고, HDP 산화막(25)을 기판(20)이 노출될 때까지 다시 전면 식각하여, 기판의 표면을 평탄화함과 동시에 소자분리막(200)을 형성한다.
또한, 도면에 도시되지는 않았지만, 상기 실시예에서 적용된 제 2 측면산화공정 조건은 트렌치 기술 뿐만 아니라, 로코스(LOCOS; LOCal Oxidation of Silicon) 기술에 적용하면, 버즈비크의 발생을 방지할 수 있다.
상기한 본 발명에 의하면, 트렌치의 라운딩 공정을 두 번의 산화공정으로 진행함으로써, 트렌치의 상부에지의 곡률반경을 종래의 30㎚에서 50㎚로 증가시켰다. 이에 따라, 트렌치의 상부에지의 전계집중이 효과적으로 방지되어, 이후 소자의 전압-전류 특성에서의 킹크(KINK)가 방지되어, 결국 소자의 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 버성나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (8)
- 트렌치 기술을 이용한 반도체 소자의 소자분리막 형성방법으로서,반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계;상기 질화막 및 패드 산화막을 패터닝하여 비활성영역의 기판을 노출시키는 단계;상기 노출된 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 제 1 측면산화하여 제 1 라운딩시키는 단계;상기 제 1 라운딩된 트렌치에 매립되도록 상기 질화막 상에 갭필능력이 우수한 산화막을 형성하는 단계; 및,상기 제 1 라운딩된 트렌치를 제 2 측면산화하여 제 2 라운딩시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 제 2 라운딩시키는 단계 이후에,상기 산화막을 상기 질화막이 노출될 때까지 전면식각하는 단계;상기 질화막 및 패드 산화막을 제거하는 단계; 및,상기 산화막을 상기 기판이 노출될 때까지 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 제 1 측면산화는 1,000 내지 1,200℃의 온도에서 산소 개스 분위기로 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법,
- 제 1 항에 있어서, 상기 산화막은 HDP 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서, 상기 제 2 측면산화는 TCA 와 산소개스 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 5 항에 있어서, 상기 제 2 측면산화는 900 내지 1,100℃의 온도에서 25 내지 50분 동안 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 TCA의 유량은 50 내지 500sccm이고, 상기 산소개스의 유량은 7 내지 17sccm인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 로코스 기술을 이용한 반도체 소자의 소자분리막 형성방법으로서,반도체 기판의 비활성영역을 노출시키는 산화용 마스크 패턴을 형성하는 단계; 및,상기 노출된 영역을 산화하여 산화막을 형성하는 단계를 포함하고,상기 산화는 TCA 와 산소개스 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
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|---|---|
| KR (1) | KR20000014700A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376875B1 (ko) * | 2000-06-30 | 2003-03-19 | 주식회사 하이닉스반도체 | 반도체 장치의 소자 분리막 형성방법 |
| KR100431320B1 (ko) * | 2001-08-16 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 격리막 형성 방법 |
| US11976401B2 (en) | 2021-03-22 | 2024-05-07 | Samsung Electronics Co., Ltd. | Drainage passage including filter and washing machine having the same |
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1998
- 1998-08-24 KR KR1019980034244A patent/KR20000014700A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376875B1 (ko) * | 2000-06-30 | 2003-03-19 | 주식회사 하이닉스반도체 | 반도체 장치의 소자 분리막 형성방법 |
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| US11976401B2 (en) | 2021-03-22 | 2024-05-07 | Samsung Electronics Co., Ltd. | Drainage passage including filter and washing machine having the same |
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