KR100274349B1 - 반도체소자의필드산화막형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 필드산화막 형성 방법에 관한 것으로, 버즈빅(Bird's Beak)의 생성을 방지하기 위하여 소자분리영역 양측부의 실리콘기판에 트렌치를 각각 형성하고 상기 트렌치내에 버퍼층을 형성하여 산화 공정시 산화제의 측면 침투가 방지되도록 하므로써 활성영역의 크기 감소가 방지되고, 따라서 용이한 방법으로 소자의 집적도를 향상시킬 수 있는 반도체 소자의 필드산화막 형성 방법에 관한 것이다.

Description

반도체 소자의 필드산화막 형성 방법{Method of forming a field oxide firm in a semiconductor device}
본 발명은 반도체 소자의 필드산화막 형성 방법에 관한 것으로, 특히 활성영역의 크기 감소를 방지할 수 있도록 한 반도체 소자의 필드산화막 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 소자와 소자 또는 주변 지역과 메모리 셀 지역을 전기적으로 분리시키기 위하여 소자분리영역에 필드산화막을 형성한다.
종래에는 산화 공정시 가해지는 스트레스(Stress)로 인한 실리콘기판의 결함(Defect) 발생을 방지하기 위하여 실리콘기판상에 패드산화막을 100 내지 250 Å의 두께로 형성한 후 상기 패드산화막상에 산화방지층을 형성한다. 이때 LOCOS(Local Oxidation of Silicon) 공정을 이용하는 경우 상기 산화방지층은 질화막으로 이루어지며, PBLOCOS(Poly Buffered Local Oxidation of Silicon) 공정을 이용하는 경우 상기 산화방지층은 언도프(Undoped) 폴리실리콘층 및 질화막이 적층된 구조로 이루어진다. 이때 상기 언도프 폴리실리콘층은 600 내지 650 ℃의 온도에서 SiH4가스를 사용한 저압화학기상증착(LPCVD) 공정으로 형성하며 500 Å의 두께로 형성한다. 그리고 상기 질화막은 750 내지 850 ℃의 온도에서 SiH2Cl2/NH3가스를 사용한 저압화학기상증착(LPCVD) 공정으로 형성하며, 1500 내지 2000 Å의 두께로 형성한다. 이후 상기 산화방지층을 패터닝하여 소자분리영역의 상기 실리콘기판을 노출시키고 1100 ℃의 온도에서 산화 공정을 실시하여 노출된 부분의 상기 실리콘기판에 필드산화막을 3000 내지 3500 Å의 두께로 성장시킨 다음 잔류된 상기 상기 산화방지층을 제거한다. 여기서 상기 질화막은 H3PO4를 이용하여 식각하고 상기 언더프 폴리실리콘층은 건식 식각 공정으로 제거한다.
그런데 상기와 같이 이루어지는 LOCOS 또는 PBLOCOS 공정을 이용하는 경우상기 산화 공정시 산화제의 측면 침투에 의해 상기 필드산화막 양측부에 길고 이중의 버즈빅이 생성된다. 그러므로 버즈빅에 의한 활성영역의 크기 감소가 발생되기 때문에 상기와 같은 종래의 필드산화막 형성 공정을 0.3 μm 이하의 설계 규칙을 적용하는 소자의 제조 공정에 더이상 적용하기 어려운 실정이다.
따라서 본 발명은 소자분리영역 양측부의 실리콘기판에 트렌치를 각각 형성하고 상기 트렌치내에 버퍼층을 형성하여 산화 공정시 산화제의 측면 침투가 방지되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 필드산화막 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 필드산화막 형성 방법은 소자분리영역과 인접된 활성영역의 실리콘기판에 트렌치를 각각 형성하는 단계와, 상기 단계로부터 상기 트렌치가 매립되도록 전체 상부면에 버퍼층을 형성한 후 상기 버퍼층상에 산화방지층을 형성하는 단계와, 상기 단계로부터 상기 소자분리영역의 상기 실리콘기판이 노출되도록 상기 산화방지층 및 버퍼층을 순차적으로 패터닝하는 단계와, 상기 단계로부터 노출된 상기 실리콘기판을 산화시켜 상기 소자분리영역의 실리콘기판에 필드산화막을 형성한 후 잔류된 상기 산화방지층 및 버퍼층을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 하며, 본 발명에 따른 다른 반도체 소자의 필드산화막 형성 방법은 소자분리영역과 인접된 활성영역의 실리콘기판에 트렌치를 각각 형성하는 단계와, 상기 단계로부터 상기 트렌치가 매립되도록 전체 상부면에 버퍼층을 형성한 후 상기 트렌치내에만 상기 버퍼층이 잔류되도록 상기 버퍼층을 전면 식각하는 단계와, 상기 단계로부터 상기 소자분리영역의 상기 실리콘기판이 노출되도록 상기 산화방지층을 패터닝하는 단계와, 상기 단계로부터 노출된 상기 실리콘기판을 산화시켜 상기 소자분리영역의 실리콘기판에 필드산화막을 형성한 후 잔류된 상기 산화방지층 및 버퍼층을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 한다. 그리고 본 발명에 따른 또 다른 반도체 소자의 필드산화막 형성 방법은 소자분리영역과 인접된 활성영역의 실리콘기판을 식각하여 트렌치를 형성하는 단계와, 상기 단계로부터 상기 트렌치가 형성된 상기 실리콘기판상에 버퍼층 및 산화방지층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 산화방지층상에 마스크층을 형성한 후 소자분리 마스크를 이용하여 상기 마스크층을 패터닝하는 단계와, 상기 단계로부터 패터닝된 상기 마스크층을 이용한 식각 공정으로 상기 산화방지층 및 버퍼층을 순차적으로 패터닝하여 상기 소자분리영역의 상기 실리콘기판이 노출되도록 하는 단계와, 상기 단계로부터 상기 트렌치의 형상이 제거되도록 노출된 상기 소자분리영역의 실리콘기판을 식각하는 단계와, 상기 단계로부터 잔류된 상기 마스크층을 제거한 후 노출된 상기 실리콘기판을 산화시켜 상기 소자분리영역의 상기 실리콘기판에 필드산화막을 형성하는 단계와, 상기 단계로부터 잔류된 상기 산화 방지층 및 버퍼층을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.
도 3a 내지 도 3e는 본 발명의 제 3 실시예를 설명하기 위한 소자의 단면도.
〈도면의 주요부분에 대한 기호설명〉
1 , 11 및 21: 실리콘기판 2, 12 및 22: 트렌치
3, 13 및 23: 버퍼층 4, 14 및 24: 산화방지층
5, 15 및 26: 필드산화막 25: 마스크층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도로서,
도 1a는 소자분리영역(F)과 인접된 활성영역(A)의 실리콘기판(11)에 소정 크기의 트렌치(2)를 각각 형성한 상태의 단면도로서, 이때 상기 트렌치(2)의 깊이는 100 내지 500 Å 정도가 되도록 하며, 상기 트렌치(2)의 넓이는 0.05 내지 0.1 μm 정도가 되도록 한다.
도 1b는 상기 트렌치(2)가 매립되도록 전체 상부면에 버퍼층(3)을 형성한 후 상기 버퍼층(3)상에 산화방지층(4)을 형성한 상태의 단면도로서, 상기 버퍼층(3)으로는 질화막을 사용한다. 여기서 상기 질화막은 SiH2Cl2/NH3가스를 이용하여 40 내지 60 Å의 두께로 형성하는데, 이때 750 내지 850 ℃의 온도에서 플라즈마 인핸스드(Plasma Enhanced) 화학기상증착(PECVD) 공정으로 진행하거나 300 내지 500 ℃의 온도에서 저압화학기상증착 공정으로 진행할 수 있다. 그리고 상기 산화 방지층(4)은 패드산화막과 질화막이 적층된 구조 또는 패드 산화막, 폴리실리콘층 및 질화막이 순차적으로 적층된 구조로 형성된다.
도 1c는 상기 소자분리영역(F)의 상기 실리콘기판(1)이 노출되도록 상기 산화방지층(4) 및 버퍼층(3)을 순차적으로 패터닝한 상태의 단면도이다.
도 1d는 1000 내지 1100 ℃의 온도에서 노출된 상기 실리콘기판(1)을 산화시켜 상기 소자분리영역(F)의 상기 실리콘기판(1)에 2500 내지 3000 Å 두께의 필드산화막(5)을 형성한 상태의 단면도로서, 상기 트렌치(2)내에 매립된 상기 버퍼층(3)으로 인해 상기 산화 공정시 산화제의 측면 침투가 완전히 차단되어 버즈빅이 생성되지 않은 상태가 도시된다. 이후 잔류된 상기 산화방지층(4) 및 버퍼층(3)을 순차적으로 제거한다.
도 2a 내지 도 2d는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도로서,
도 2a는 소자분리영역(F)과 인접된 활성영역(A)의 실리콘기판(11)에 소정 크기의 트렌치(12)를 각각 형성한 상태의 단면도로서, 이때 상기 트렌치(2)의 깊이는 100 내지 500 Å 정도가 되도록 하며, 상기 트렌치(2)의 넓이는 0.05 내지 0.1 μm 정도가 되도록 한다.
도 2b는 상기 트렌치(12)가 매립되도록 전체 상부면에 버퍼층(13)을 형성하고 상기 트렌치(12)내에만 상기 버퍼층(13)이 잔류되도록 상기 버퍼층(13)을 전면 식각한 다음 상기 실리콘기판(11)상에 산화방지층(4)을 형성한 상태의 단면도로서, 상기 버퍼층(13)으로는 질화막을 사용한다. 여기서 상기 질화막은 SiH2Cl2/NH3가스를 이용하여 40 내지 60 Å의 두께로 형성하는데, 이때 750 내지 850 ℃의 온도에서 플라즈마 인핸스드 화학기상증착(PECVD) 공정으로 진행하거나 300 내지 500 ℃의 온도에서 저압화학기상증착 공정으로 진행할 수 있다. 그리고 상기 산화 방지층(14)은 패드산화막과 질화막이 적층된 구조 또는 패드산화막, 폴리실리콘층 및 질화막이 순차적으로 적층된 구조로 형성된다.
도 2c는 상기 소자분리영역(F)의 상기 실리콘기판(1)이 노출되도록 상기 산화방지층(4)을 패터닝한 상태의 단면도이다.
도 2d는 1000 내지 1100 ℃의 온도에서 노출된 상기 실리콘기판(11)을 산화시켜 상기 소자분리영역(F)의 상기 실리콘 판(11)에 2500 내지 3000 Å 두께의 필드산화막(15)을 형성한 상태의 단면도로서, 상기 트렌치(12)내에 매립된 상기 버퍼층(13)으로 인해 상기 산화 공정시 산화제의 측면 침투가 완전히 차단되어 버즈빅이 생성되지 않은 상태가 도시된다. 이후 잔류된 상기 산화방지층(14) 및 버퍼층(13)을 순차적으로 제거한다.
도 3a 내지 도 3e는 본 발명의 제 3 실시예를 설명하기 위한 소자의 단면도로서,
도 3a는 소자분리영역(F)과 인접된 활성영역(A)의 실리콘기판(21)을 식각하여 트렌치(22)를 형성한 상태의 단면도로서, 이때 상기 트렌치(22)의 깊이는 100 내지 200 Å 정도가 되도록 한다.
도 3b는 상기 트렌치(22)가 형성된 상기 실리콘기판(21)상에 버퍼층(23)을 형성한 후 상기 버퍼층(23)상에 산화방지층(24)을 형성한 상태의 단면도로서, 상기 버퍼층(23)으로는 질화막을 사용한다. 여기서 상기 질화막은 SiH2Cl2/NH3가스를 이용하여 50 내지 100 Å의 두께로 형성하는데, 이때 750 내지 850 ℃의 온도에서 저압화학기상증착(LPCVD) 공정으로 진행하거나 300 내지 500 ℃의 온도에서 플라즈마 인핸스드 화학기상증착(PECVD) 공정으로 진행할 수 있다. 그리고 상기 산화 방지층(24)은 패드산화막과 질화막이 적층된 구조로 형성된다.
도 3c는 상기 산화방지층(24)상에 마스크층(25)을 형성한 후 소자분리 마스크를 이용하여 상기 마스크층(25)을 패터닝하고 패터닝된 상기 마스크층(25)을 이용한 식각 공정으로 상기 산화방지층(24) 및 버퍼층(23)을 순차적으로 패터닝하여 상기 소자분리영역(F)의 상기 실리콘기판(21)이 노출되도록 한 상태의 단면도이다.
도 3d는 불소(F) 계의 가스를 이용한 건식 삭각 공정으로 노출된 상기 소자분리영역(F)의 실리콘기판(21)을 소정 깊이 식각한 상태의 단면도로서, 이때 상기 실리콘기판(21)의 식각 깊이는 상기 트렌치(22)의 깊이와 같아지도록 한다. 즉, 상기 식각 공정에 의해 상기 트렌치(22)의 형상이 제거된다.
도 3e는 잔류된 상기 마스크층(25)을 제거한 후 1000 내지 1100 ℃의 온도에서 노출된 상기 실리콘기판(21)을 산화시켜 상기 소자분리영역(F)의 상기 실리콘기판(21)에 2500 내지 3000 Å 두께의 필드산화막(26)을 형성한 상태의 단면도로서, 상기 트렌치(22)내에 매립된 상기 버퍼층(23)으로 인해 상기 산화 공정시 산화제의 측면 침투가 완전히 차단되어 버즈빅이 생성되지 않은 상태가 도시된다. 이후 잔류된 상기 산화 방지층(24) 및 버퍼층(23)을 순차적으로 제거한다.
상술한 바와 같이 본 발명에 의하면 LOCOS 공정시 발생되는 버즈빅의 생성을 방지하기 위하여 소자분리영역 양측부의 실리콘기판에 트렌치를 각각 형성한 후 트렌치내에 버퍼층을 형성하여 산화 공정시 산화제의 측면 침투가 방지되도록 한다. 그러므로 산화제의 측면 침투로 인한 버즈빅의 생성이 방지되어 활성영역의 크기 감소가 방지되고, 따라서 소자의 집적도를 향상시킬 수 있는 효과를 얻을 수 있다.

Claims (21)

  1. 소자분리 공정을 실시하기 위한 실리콘기판이 제공되는 단계와,
    소자분리영역과 인접된 활성영역 양측의 실리콘기판에 각각 트렌치를 형성하는 단계와,
    상기 트렌치가 매립되도록 전체 상부면에 버퍼층을 형성한 후 상기 버퍼층상에 산화방지층을 형성하는 단계와,
    상기 소자분리영역의 상기 실리콘기판이 노출되도록 상기 산화방지층 및 버퍼층을 순차적으로 패터닝하는 단계와,
    노출된 상기 실리콘기판을 산화시켜 상기 소자분리영역의 실리콘기판에 필드산화막을 형성한 후 잔류된 상기 산화방지층 및 버퍼층을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 트렌치는 100 내지 500 Å의 깊이 및 0.05 내지 0.1 μm의 폭으로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 버퍼층은 질화막으로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 3 항에 있어서, 상기 질화막은 SiH2Cl2/NH3가스를 이용한 플라즈마 인핸스드 화학기상증착 공정 및 저압화학기상증착 공정중 어느 하나의 공정으로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 1 항에 있어서, 상기 산화 방지층은 패드산화막과 질화막이 적층된 구조 및 패드 산화막, 폴리실리콘층 및 질화막이 순차적으로 적층된 구조중 어느 하나의 구조로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  6. 제 1 항에 있어서, 상기 산화 공정은 1000 내지 1100 ℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 1 항에 있어서, 상기 필드산화막은 2500 내지 3000 Å의 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  8. 소자분리 공정을 실시하기 위한 실리콘기판이 제공되는 단계와,
    소자분리영역과 인접된 활성영역의 실리콘기판에 각각 트렌치를 형성하는 단계와,
    상기 트렌치가 매립되도록 전체 상부면에 버퍼층을 형성한 후 상기 트렌치 내에만 상기 버퍼층이 잔류되도록 상기 버퍼층을 전면 식각하는 단계와,
    상기 실리콘 기판상에 산화 방지층을 형성한 후 상기 소자분리영역의 상기 실리콘기판이 노출되도록 상기 산화방지층을 패터닝하는 단계와,
    노출된 상기 실리콘기판을 산화시켜 상기 소자분리영역의 실리콘기판에 필드산화막을 형성한 후 잔류된 상기 산화방지층 및 버퍼층을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  9. 제 8 항에 있어서, 상기 트렌치는 100 내지 500 Å의 깊이 및 0.05 내지 0.1 μm의 폭으로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  10. 제 8 항에 있어서, 상기 버퍼층은 질화막으로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  11. 제 10 항에 있어서, 상기 질화막은 SiH2Cl2/NH3가스를 이용한 플라즈마 인핸스드 화학기상증착 공정 및 저압화학기상증착 공정중 어느 하나의 공정으로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  12. 제 8 항에 있어서, 상기 산화 방지층은 패드산화막과 질화막이 적층된 구조 및 패드 산화막, 폴리실리콘층 및 질화막이 순차적으로 적층된 구조중 어느 하나의 구조로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  13. 제 8 항에 있어서, 상기 산화 공정은 1000 내지 1100 ℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  14. 제 8 항에 있어서, 상기 필드산화막은 2500 내지 3000 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  15. 소자분리 공정을 실시하기 위한 실리콘기판이 제공되는 단계와,
    소자분리영역과 인접된 활성영역의 실리콘기판을 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치가 형성된 상기 실리콘기판 상에 버퍼층 및 산화방지층을 순차적으로 형성하는 단계와,
    상기 산화방지층 상에 마스크층을 형성한 후 소자분리 마스크를 이용하여 상기 마스크층을 패터닝하는 단계와,
    패터닝된 상기 마스크층을 이용한 식각 공정으로 상기 산화방지층 및 버퍼층을 순차적으로 패터닝하여 상기 소자분리영역의 상기 실리콘기판이 노출되도록 하는 단계와,
    상기 소자분리영역의 실리콘기판을 식각하며, 이로 인하여 상기 트렌치의 형상이 제거되는 단계와,
    잔류된 상기 마스크층을 제거한 후 노출된 상기 실리콘기판을 산화시켜 상기 소자분리영역의 상기 실리콘기판에 필드산화막을 형성하는 단계와,
    잔류된 상기 산화 방지층 및 버퍼층을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  16. 제 15 항에 있어서, 상기 트렌치는 100 내지 200 Å의 깊이로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  17. 제 15 항에 있어서, 상기 버퍼층은 질화막으로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  18. 제 17 항에 있어서, 상기 질화막은 SiH2Cl2/NH3가스를 이용한 플라즈마 인핸스드 화학기상증착 공정 및 저압화학기상증착 공정중 어느 하나의 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  19. 제 15 항에 있어서, 상기 산화 방지층은 패드산화막과 질화막이 적층된 구조로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  20. 제 15 항에 있어서, 상기 산화 공정은 1000 내지 1100 ℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  21. 제 15 항에 있어서, 상기 필드산화막은 2500 내지 3000 Å의 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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KR1019970079267A KR100274349B1 (ko) 1997-12-30 1997-12-30 반도체소자의필드산화막형성방법

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* Cited by examiner, † Cited by third party
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JPS63221639A (ja) * 1987-03-10 1988-09-14 Nec Kyushu Ltd 半導体装置の製造方法
JPS6461928A (en) * 1987-09-02 1989-03-08 Mitsubishi Electric Corp Manufacture of semiconductor device

Patent Citations (2)

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