DE1280416B - Verfahren zum Herstellen epitaktischer Halbleiterschichten auf elektrisch leitenden Schichten - Google Patents

Verfahren zum Herstellen epitaktischer Halbleiterschichten auf elektrisch leitenden Schichten

Info

Publication number
DE1280416B
DE1280416B DEJ26794A DEJ0026794A DE1280416B DE 1280416 B DE1280416 B DE 1280416B DE J26794 A DEJ26794 A DE J26794A DE J0026794 A DEJ0026794 A DE J0026794A DE 1280416 B DE1280416 B DE 1280416B
Authority
DE
Germany
Prior art keywords
semiconductor
layers
electrically conductive
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DEJ26794A
Other languages
English (en)
Inventor
Vincent James Lyons
John Carter Marinace
Victor Joseph Silvestri
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE1280416B publication Critical patent/DE1280416B/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/142—Semiconductor-metal-semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Description

BUNDESREPUBLIK DEUTSCHLAND DEUTSCHES jfflTWt PATENTAMT
AUSLEGESCHRIFT
Int. CL:
HOIl
Deutsche Kl.: 21g-11/02
Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:
P 12 80 416.9-33 (J 26794)
31. Oktober 1964
17. Oktober 1968
Die Erfindung betrifft ein Verfahren zum Herstellen epitaktischer Halbleiterschichten auf elektrisch leitenden Schichten für ein Halbleiterbauelement.
In der Technik der epitaktischen Züchtung von Kristallen aus der Dampfphase ist bekannt, daß ein Transportmittel, insbesondere ein Halogen, sich bei einer bestimmten Temperatur mit einem Halbeiterausgangsmaterial verbindet. Die so entstandene gasförmige Verbindung wird in eine andere Temperaturzone transportiert, wo das Halbleitermaterial auf Grund der unterschiedlichen chemischen Gleichgewichtsbedingungen in den verschiedenen Temperaturzonen frei wird und sich epitaktisch auf einem dort befindlichen Substrat ablagert.
Zur Realisierung derartiger chemischer Transportverfahren wurden die verschiedensten Halbleiter-Substanzen verwendet, sowohl Elementarhalbleiter als auch Verbindungshalbleiter, insbesondere Verbindungen der Gruppe III und V des Periodensystems. Eine dieser Ill-V-Verbindungen, Galliumarsenid, kann mit einem besonders hohen elektrischen spezifischen Widerstand hergestellt werden, so daß es bei der Herstellung integrierter Schaltungen gut als isolierendes Substrat verwendet werden kann.
Bei der Anwendung derartiger chemischer Transportverfahren für die Herstellung integrierter Schaltungen, bei denen Halbleiterbauelemente mit Halbleiterplatten verbunden oder zwischen zwei Halbleiterbereiche eingebettet sind, tritt eine Reihe von Schwierigkeiten auf. Üblicherweise sollen die verschiedenen Schaltelemente eines Blocks durch gut leitende Leitungsführungen verbunden werden. Die herkömmlichen Verfahren zur Verwirklichung dieses Gedankens sind aus drei Gründen unbefriedigend. Zunächst wird eine Maske verwendet, deren Maße sehr genau eingehalten werden müssen. Weiterhin ist das Aufbringen des Leiters auf die von der Maske ausgesparten Stellen des Trägerkörpers äußerst zeitraubend. Schließlich muß ein Kontakt zwischen den Randschichten angebracht werden, der einen unerwünscht hohen Widerstand aufweist.
Aus der französischen Patentschrift 1 338 169 ist es bereits bekannt, sandwichartige Strukturen zu erstellen, die außer Schichten aus Halbleitermaterial auch solche aus einem Metall, insbesondere aus einem Metall mit hohem Schmelzpunkt besitzen. Dieses Verfahren gestattet zwar die Züchtung von Halbleitermaterial durch Öffnungen hindurch, die in einer isolierenden Abdeckung eines Substrats angebracht sind. Auch ist es möglich, mittels des gleichen Verfahrens durch in metallischen Abdeckschichten befindliche Durchbrüche hindurch Halbleiterbereiche
Verfahren zum Herstellen epitaktischer
Halbleiterschichten auf elektrisch leitenden
Schichten
Anmelder:
International Business Machines Corporation,
Armonk,N.Y.(V.St.A.)
Vertreter:
Dipl.-Ing. R. Busch, Patentanwalt,
7030 Böblingen, Sindelfinger Str. 49
Als Erfinder benannt:
Victor Joseph Silvestri, Mount Kisco, N. Y.;
Vincent James Lyons, Poughkeepsie, N. Y.;
John Carter Marinace,
Yorktown Heights, N. Y. (V. St. A.)
Beanspruchte Priorität:
V. St. v. Amerika vom 9. Dezember 1963
(329 079)
auf ein Substrat aufzuzüchten. Unter Benutzung des genannten Verfahrens gelingt es jedoch höchstens, einen zentralen Bereich des zu erstellenden Halbleiterbereichs in epitaktischer Weise aufzuzüchten, während der periphere Bereich polykristallin aufwächst. Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren anzugeben, das die Herstellung von sandwichartigen Strukturen gestattet, bei denen zwischen Halbleiterschichten gut leitende Schichten eingebettet sind, wobei die Halbleiterschichten auf beiden Seiten der leitenden Schichten über ihre gesamte Ausdehnung hinweg Epitaxie aufweisen.
Außerdem sollen auch die oben im Zusammenhang mit den herkömmlichen chemischen Transportverfahren genannten Nachteile vermieden werden.
Die Aufgabe der vorliegenden Erfindung besteht darin, daß bei dem eingangs genannten Verfahren zum Herstellen der elektrisch leitenden Schicht Rhodium oder Kohlenstoff in entsprechender Schichtdicke so auf einem Halbleitersubstrat abgeschieden wird, daß es eine naturbedingte löcherige Struktur aufweist.
Dieses Verfahren ist darauf abgestellt, die durch sehr dünnes Auftragen der Leiterschicht entstehen-
809 627/1138
den Löcher in der Oberfläche des Leitermaterials als leitenden Schicht, bestehend aus dem aufgebrachten Keimansatzzentren bei der epitaktischen Züchtung Kohlenstoff, sowie von einer zweiten Halbleiterder Halbleiterschicht zu benutzen. schicht des gewählten Leitungstyps bedeckt wird, wo-
Der Vorteil der Erfindung ist darin zu sehen, daß durch sich insgesamt ejne sandwichartige^ Struktur zum Herstellen selbst ziemlich komplexer Strukturen 5 ergibt.
von Leitungsführungen auf einem Halbleitersubstrat Obwohl die-Herstellung der derartigen Struktur
keinerlei Maskierungsverfahren mehr erforderlich unter Zugrundelegung des Elementhalbleiters Gersind und daher auch umfangreiche integrierte Schal- manium beschrieben wurde, sei ausdrücklich betungseinheiten wesentlich einfacher realisiert werden merkt, daß sich jedes beliebige Halbleitermaterial, können, als dies bisher der Fäll war.'Insbesondere io das sich zum Züchten von Kristallen aus der Dampflassen sich auch sammelschienenartige Leiterstruk- phase eignet, auch zum Herstellen der genannten türen nach der Lehre der vorliegenden Erfindung er- Struktur verwenden läßt,
stellen. Nach der Beschreibung einer einfachen Anord-
Im folgenden "wird'der Gegenstand der Erfindung nung, die ein klares Bild des Grundgedankens der an Hand eines Ausführungsbeispiels in Verbindung 15 vorliegenden Erfindung gibt, soll nunmehr eine mit den Figuren näher erläutert.Έ& zeigt ·:.' spezielle Anordnung betrachtet werden, bei deren
Fig. l-eine-.schemaMsche,Darstellung ;giner ein- Herstellung·die beschriebenen"'Grundgedanken äiigefachen Anordnung zur Erläuterung ues Grund- wendet werden. "' "■"-' - ' J.r. . :
prinzips der Erfindung, Die Fig. 2A bis 2E zeigett schrittweise, wie die in
-Fig. 2A bis»2ESehmttzeiehnungen zur Erläute- ao Fig. 3 abgebildete Anordnung entsteht. Fig.2A rung des Aufbaues und der einzelnen.Verfahrens- « zeigt den· Ausgangszustarid,"'-feinen plattenförmigen schritte bei der Herstellung einer Leiterstruktur und Körper 5, bestehend aus feinem Material mit einem
Fig.-1*?' eine perspeldivischV Darstellung'eines höhen elektrischen Widerstand; - der in diesem Fall· fertiggestellten Bauelementes'' mit- -sammelscMe^ien- aus'■. Galliumarsenid besteht.· Diese Platte hat einen· artiger Leiterstruktur. v„. . 35 spezifischen elektrischen Widerstand von etwa
Fig. 1 zeigt einen beispielsweise aus ^"Germanium - 5 · Ιϋ&Ω ^em, So daß sie sich gut als Träger für die bestehenden Trägerfcolper-1,-der auf seinergesamten zu-beschreibende Anordnung eignet, da sie infolge Oberfläche mit· emter? Schicht 2 überdeekt ist. '.Auf, diesfes hohe'rl"f§pezifischen Widerstandes als Isolators, dieser Schicht befinden sich auf der Oberseite des zu-befrachtetist."Gemäß Fig. 2B wird die Ober-Trägerkörpers Durchbrüche 3 α und 3b* Ein gewisser 30 seite7 der Platte 5 mit einer Reihe von" Nuten" 6 a, Bereich aus Halbleiter,material4, z!w. aus ,Ger- :'e 6&ί!ί:6έ-Versehen.= "Die Breite dieser Nuten'beträgt manium; befindet sich* innerhalb dieser Dufchbrüche etwa'6nim, ihre Tiefe 5 min. Die Platte wird geätzt sowie-auf-der Sehi&hl2; in der. Nachbarschaft der und mit einer" etwa ϊμηϊ starken Schichte aus Durchbrüche. Das "Halbleitermaterial 4 ist-epitaktisch Rhodium überzogen (F ig. 21C). Dieser RhodiumüberdurchKristallisationindenDarchbrüehen3atund3& 35 zug ist.nicht gleichmäßig &a mikroskopischen Sinn, entstanden,, wohei^_dieL Struktur des abgelagerten J* d. h., es existieren Poren in der Schicht, die als Keim-Halbleitermaterials sowohl innerhalb der. Durch- ansatzzelitren beim Züchten von Kristallen aus der brüche als, auch auf der., Oberfläche 3er Schicht 2 Dampfphase dienen können, welche sich auf der weitgehend' der Kristallörieatierang des Substrats ent- Oberfläche der leitenden Schicht 8 ablagern. Rhodium spricht. v': '■'■■'■' 40 erfüllt die gestellten Forderungen, daß nämlich die'
Die Schicht 2,-die als Leiter dient und beispiels- <'■' leitende Schicht aus einem MeJaIl bestehen soll, das weise aus Kohlenstoff besteht, ist auf das Substrat während des Kristallisationsprozesses nicht von den durch Kracken von Propan bei einer Temperatur am Prozeß beteiligten Stoffen angegriffen wird und nahe 750° C aufgebracht. Voraussetzung ist; daß das das-sich leicht auf das Substrat aufbringen läßt, als Substrat 1 dienende Germanium eine [lll]-Orien- 45 Rhodium läßt sich besonders' gut elektrolytisch auf tierung aufweist. Nachdem die Kohlenstoffschicht 2 ein Halbleitersubstrat auftragen, beispielsweise auch mit den Dürcnbrüehen3c und 36 versehen worden auf das obengenannte Galliumarsenid,
ist, die das Substrät^freilegen, wird die Anordnung Zum Aufzüchten des Germaniums wird die ganze
zusammen rnitGermaniüm als Halbleitermaterial und Anordnung in ein offenes zylindrisches Reaktionsmit Jod als Transportmittel in einen Quarzbehälter 50 gefäß gegeben. Während dieses Vorganges füllen sich gebracht Die Bildung der Kristalle1 findet im Vakuum -'· die Nuten zu drei Viertel mit epitaktisch kristallistatt, in dem das Substrat I Stunde lang einer Tem- siertem Germanium (Fig. 2D). Im vorliegenden peratur von etwa 600° C ausgesetzt wird. Nähere Ausführungsbeispiel wurde N-leitendes Germanium Einzelheiten dieses Verfahrens der chemischen Trans- gewählt. Anschließend wird die gesamte Oberfläche portreaktion sind bekannt.· 55 geläppt und poliert, bis nur noch die Nuten kristal-
Nach Beendigung dieses Prozesses finden sieh Ger- lines Germanium enthalten (F i g. 2E).
maniumablagerungen in den Durchbrüchen 3 a und Der Ablauf des soeben beschriebenen Prozesses
3b. Die mikroskopische Untersuchung zeigt, daß die läßt sich auch an Hand der perspektivischen Fig. 3 Niederschläge epitaktisch sind. Die Seitenansicht der erklären. Der einen hohen elektrischen Widerstand so entstandenen Schicht läßt außer der senkrecht zum 60 aufweisende Trägerkörper 5 aus Galliumarsenid entSubstrat erfolgten Ablagerung auch eine waagerechte '- hält drei Streifen aus Germanium 9 α, 9 b und 9 c. Ausdehnung der Ablagerung erkennen, so daß die Durch die unter dem Germanium befindliche Metall-Kohlenstoffschieht zwischen gleich orientierten Ger- schicht ist der elektrische Widerstand zwischen zwei maniurnschichten eingebettet ist. Man kann daher an beliebigen Punkten eines Streifens sehr gering, da-Hand der Fig. 1 erkennen, daß das Gebiet, welches 65 gegen ist der Widerstand zwischen zwei verschiedurch die gestrichelten Linien umschlossen wird, im denen Streifen sehr hoch.
wesentlichen aus einer Halbleiterschicht eines be- Strukturen nach Art der F i g. 3 lassen sich mittels
stimmten Leitungstyps besteht, die von einer dünnen der verschiedensten Verfahren herstellen, sei es durch
Züchten von Kristallen aus der Dampfphase, durch Diffusionsverfahren oder durch Legierungsverfahren. Der F i g. 3 sei das Legierungsverfahren zugrunde gelegt. Durch stellenweises Dotieren erhält man die Kontaktflächen 10 a, 10 b und 10 c. Sind die Streifen 9 a, 9 b und 9 c N-leitend, wird man mit einer Akzeptorsubstanz dotieren, so daß durch die Legierung an bestimmten Stellen PN-Übergänge entstehen.
Obwohl in F i g. 3 eine verhältnismäßig einfache Anordnung als Beispiel zeigt, ist es selbstverständlieh, daß auch komplizierte Strukturen nach der Lehre der vorliegenden Erfindung hergestellt werden können.
Insbesondere kann eine Anordnung eines Leitersystems nach Art eines Koordinatennetzes gefertigt werden, in dem die epitaktisch gezüchteten leitenden Streifen sowohl in x- als auch in ^-Richtung auf der Oberfläche der isolierenden Platte angeordnet sind.

Claims (3)

Patentansprüche: ao
1. Verfahren zum Herstellen eines Halbleiterbauelementes, bei dem eine Halbleiterschicht auf elektrisch leitende Schichten epitaktisch abgeschieden wird, dadurchgekennzeichnet, daß zum Herstellen der elektrisch leitenden Schicht Rhodium oder Kohlenstoff in entsprechender Schichtdicke so auf einem Halbleitersubstrat abgeschieden wird, daß es eine naturbedingte löcherige Struktur aufweist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zum Herstellen der leitenden Schicht Kohlenstoff durch Kracken von Propan bei einer Temperatur von 750° C auf die als Substrat dienenden Germanium- oder Galliumarsenideinkristalle niedergeschlagen wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß bei Verwendung von Germanium als Substratmaterial die zu beschichtende Oberfläche in [111]-Richtung kristallographisch orientiert ist.
In Betracht gezogene Druckschriften:
Französische Patentschrift Nr. 1 338 169;
belgische Patentschrift Nr. 635 672.
Hierzu 1 Blatt Zeichnungen
809 627/1138 10.68 ® Bundesdruckerei Berlin
DEJ26794A 1963-12-09 1964-10-31 Verfahren zum Herstellen epitaktischer Halbleiterschichten auf elektrisch leitenden Schichten Pending DE1280416B (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US329079A US3386864A (en) 1963-12-09 1963-12-09 Semiconductor-metal-semiconductor structure

Publications (1)

Publication Number Publication Date
DE1280416B true DE1280416B (de) 1968-10-17

Family

ID=23283758

Family Applications (1)

Application Number Title Priority Date Filing Date
DEJ26794A Pending DE1280416B (de) 1963-12-09 1964-10-31 Verfahren zum Herstellen epitaktischer Halbleiterschichten auf elektrisch leitenden Schichten

Country Status (5)

Country Link
US (1) US3386864A (de)
AT (1) AT251040B (de)
DE (1) DE1280416B (de)
GB (1) GB1046840A (de)
NL (1) NL144777B (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
US3737739A (en) * 1971-02-22 1973-06-05 Ibm Single crystal regions in dielectric substrate
BE791930A (fr) * 1971-12-02 1973-03-16 Western Electric Co Dispositif electroluminescent et procede pour sa fabrication
US5298787A (en) * 1979-08-10 1994-03-29 Massachusetts Institute Of Technology Semiconductor embedded layer technology including permeable base transistor
US4378629A (en) * 1979-08-10 1983-04-05 Massachusetts Institute Of Technology Semiconductor embedded layer technology including permeable base transistor, fabrication method
US5032538A (en) * 1979-08-10 1991-07-16 Massachusetts Institute Of Technology Semiconductor embedded layer technology utilizing selective epitaxial growth methods
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
SE0002179D0 (sv) * 2000-06-13 2000-06-13 Abb Research Ltd A method for producing a pn-junction

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE635672A (de) * 1962-07-31
FR1338169A (fr) * 1961-11-27 1963-09-20 Western Electric Co Dispositifs semiconducteurs et leur procédé de fabrication

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2882377A (en) * 1951-10-24 1959-04-14 Pittsburgh Plate Glass Co Electrical resistor metal coatings on refractory materials
US2984589A (en) * 1952-08-06 1961-05-16 Centre Nat Rech Scient Electrical resistors
US2842463A (en) * 1953-09-04 1958-07-08 Bell Telephone Labor Inc Vapor deposited metal films
BE549320A (de) * 1955-09-02
US3039896A (en) * 1959-02-24 1962-06-19 Union Carbide Corp Transparent electrically conductive film and method of making the same
US3083441A (en) * 1959-04-13 1963-04-02 Texas Instruments Inc Method for fabricating transistors
US3094650A (en) * 1960-04-22 1963-06-18 Servomechanisms Inc Method of making multiple layer condensers by vapor deposition and product thereof
BE603293A (de) * 1960-05-02
US3234058A (en) * 1962-06-27 1966-02-08 Ibm Method of forming an integral masking fixture by epitaxial growth

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1338169A (fr) * 1961-11-27 1963-09-20 Western Electric Co Dispositifs semiconducteurs et leur procédé de fabrication
BE635672A (de) * 1962-07-31

Also Published As

Publication number Publication date
GB1046840A (en) 1966-10-26
AT251040B (de) 1966-12-12
NL6414096A (de) 1965-06-10
NL144777B (nl) 1975-01-15
US3386864A (en) 1968-06-04

Similar Documents

Publication Publication Date Title
DE1614283C3 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE1614867B1 (de) Verfahren zum herstellen eines integrierten schaltkreisaufbaus
DE1564191B2 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen
DE1439741C3 (de) Verfahren zur Herstellung einer Festkörperschaltung mit geringer Nebenschlußkapazität
DE2030805A1 (de) Verfahren zur Ausbildung epitaxialer Kristalle oder Plattchen in ausgewählten Bereichen von Substraten
DE1640500A1 (de) Verfahren zur Herstellung von Festkoerper-Schaltungsanordnungen
DE1223951B (de) Verfahren zur Herstellung von Halbleiter-bauelementen mit einem oder mehreren PN-UEbergaengen
DE2238450A1 (de) Halbleiterbaugruppe und verfahren zur herstellung derselben
DE1961225A1 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
DE1280416B (de) Verfahren zum Herstellen epitaktischer Halbleiterschichten auf elektrisch leitenden Schichten
DE1924712C3 (de) Integrierter Dünnschicht-Abblockbzw. Entkopplungskondensator für monolithische Schaltungen und Verfahren zu seiner Herstellung
DE1178518C2 (de) Verfahren zur Herstellung von Halbleiter-bauelementen
DE3012119C2 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE1489250A1 (de) Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE3851175T2 (de) Bipolartransistor mit Heteroübergängen.
DE1539853A1 (de) Integrierte elektronische Halbleiterschaltung und Verfahren zu deren Herstellung
DE112006000558T5 (de) Schmale Halbleitergrabenstruktur
DE1947334B2 (de) Integrierte Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
DE1965408C3 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE1621532A1 (de) Praezisionsaetzung von Halbleiterbauelementen
DE1564136C3 (de) Verfahren zum Herstellen von Halbleiterbauelementen
DE1274243B (de) Verfahren zur herstellung einer tunneldiode
DE1955522A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen
DE2151346C3 (de) Verfahren zum Herstellung einer aus Einkristallschichtteilen und Polykristallschichtteilen bestehenden Halbleiterschicht auf einem Einkristallkörper
DE1911335A1 (de) Verfahren zum Herstellen von Halbleiterbauelementen