DE1439741C3 - Verfahren zur Herstellung einer Festkörperschaltung mit geringer Nebenschlußkapazität - Google Patents
Verfahren zur Herstellung einer Festkörperschaltung mit geringer NebenschlußkapazitätInfo
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Description
Die Erfindung betrifft ein Verfahren zum Herstellen einer Festkörperschaltung mit geringer Nebenschlußkapazität,
bei dem ein Halbleiterkörper an einer Oberflächenseite mit Verliefungen versehen wird, diese
Oberfläche mit einer Isolierschicht bedeckt wird und in den Vertiefungen polykristallines Halbleitermaterial
abgeschieden wird.
Eine Festkörperschaltung besteht bekanntlich aus einem Halbleiterkörper mit darin enthaltenen aktiven
und/oder passiven Halbleiterbauelementen und einer auf dem Halbleiterkörper befindlichen Isolierschicht
mit darauf aufgebrachten passiven Bauelementen und Leitungsbahnen. Um Wechselwirkungen der Bauelemente
im Halbleiterkörper der Festkörperschaltung untereinander bzw. gegen den Grundkörper und kapazitive
Nebenschlüsse der passiven Bauelemente und Leitungsbahnen zum Halbleiterkörper zu verhindern,
werden verschiedene Methoden angewandt, welche unter dem Begriff Separation bekannt sind. So wird eine
Separation der Halbleiterbauelemente im Halbleiterkörper der Festkörperschaltung z. B. dadurch erreicht,
daß man die zu separierenden Halbleiterbereiche des Halbleiterkörpers mit Halbleitermaterial von entgegengesetztem
Leitungstyp umgibt. Dieses Verfahren ist jedoch mit dem Nachteil verbunden, daß die dabei auftretenden
pn-Übergänge relativ große Kapazitäten darstellen und die separierten Halbleiterbereiche deshalb
eine hohe Nebenschlußkapazität besitzen. Zur Vermeidung dieser Nebenschlußkapazität ist ein Verfahren
bekanntgeworden (Electronics, Bd. 37, Nr. 17, S. 23/24), bei welchem die mit Erhebungen bzw. Vertiefungen
versehene Fläche eines Halbleiterkörpers mit einer Isolierschicht und einer hierauf epitaktisch abgeschiedenen
Trägerschicht aus polykristallinem Halbleitermaterial versehen wird und dann das Halbleitermaterial
des Ausganghalbleiterkörpers von der den Erhebungen gegenüberliegenden Fläche des Halbleiterkörpers
abgetragen wird, derart, daß das die Erhebungen verbindende Halbleitermaterial restlos entfernt
wird, so daß in der Isolierschicht von der Trägerschicht getragene, separierte einkristalline Bereiche stehenbleiben.
Das beschriebene Verfahren besitzt jedoch den großen Nachteil, daß der erwähnte Abtragungsprozeß
mit äußerster Präzision durchgeführt werden muß, um die gewünschte Dicke der separierten einkristallinen
Bereiche zu erhalten, und daß die Koppelkapazität nicht unter den durch die Isolierschicht gegebenen
Wert verkleinert werden kann, ohne daß dabei die Kri-Stallstruktur zerstört wird und ohne daß die separierenden
Isolierschichten ausgeätzt werden oder überstehen. Die Separation der passiven Bauelemente und Leitungsbahnen,
die sich auf der Isolierschicht der Halbleiteranordnung befinden, ist ebenfalls unbefriedigend,
da die gewöhnlich verwendeten Isolierschichten eine Dicke von etwa 1 μιη und weniger besitzen und dadurch
für die passiven Bauelemente und Leitungsbahnen kapazitive Nebenschlüsse zum Halbleiterkörper
entstehen. Die Nebenschlußkapazitäten der Festkörperschaltung wirken sich besonders ungünstig auf die
Frequenzgrenzen und die Schaltzeiten der in der Festkörperschaltung enthaltenen Bauelemente aus; z. B.
wird die Grenzfrequenz von in der Festkörperschaltung enthaltenen Transistoren merklich herabgesetzt.
Zur Verminderung der Nebenschlußkapazitäten einer Festkörperschaltung ist bereits vorgeschlagen
worden, an Stelle dieser Nebenschlußkapazitäten das Halbleitermaterial möglichst weitgehend zu entfernen,
z. B. längs der Berandung der zu separierenden einkristallinen Bereiche durch Durchbrüche in der Isolierschicht
hindurch Gräben aus dem Halbleiterkörper herauszuätzen bzw. das Halbleitermaterial unterhalb
der passiven Bauelemente und Leitungsbahnen der Iso-
lierschicht bis zu einer vorgegebenen Tiefe und mindestens bis zu den lateralen Abmessungen der passiven
Bauelemente und Leitungsbahnen mittels eines selektiven Ätzverfahrens zu entfernen. Das letztere Verfahren
besitzt jedoch folgenden Nachteil: Da der Ätzangriff unterhalb der Durchbrüche in der Isolierschicht
allseitig, d. h. sowohl nach den Seiten wie auch nach unten erfolgt, ist der Breite der Hohlräume bzw. der
unterätzten Bereiche durch die Dicke des Halbleiterkörpers eine Grenze gesetzt, und zwar beträgt sie im
Falle der gewöhnlich verwendeten Abmessungen des Halbleiterkörpers etwa 50 bis 100 μιτι. Sollen z. B.
Widerstände, die im allgemeinen in Mäanderform aufgedampft werden, unterätzt werden, so ist es deshalb
erforderlich, in jedem Mäanderzwischenraum eine Isolierschichtöffnung zum Unterätzen vorzusehen, was
eine besondere Präzision bei der Maskenjustierung — die Herstellung der Öffnungen in der Isolierschicht erfolgt
mit Hilfe der Photomaskentechnik — erfordert.
Bei einem anderen bekannten Verfahren (IBM Technical Disclosure Bulletin, Bd. 3, Nr. 12, S. 26 bis 27) wird
auf den die Halbleiterbauelemente enthaltenden Halbleiterkörper eine dicke Isolierschicht aufgebracht. Nach
der Befestigung auf einem zusätzlichen Trägerkörper wird der Halbleiterkörper dann von unten zwischen
den einzelnen Bauelementen weggeätzt. Dieses Verfahren hat den Nachteil, daß verschiedene Bearbeitungsflächen
vorhanden sind und dadurch Maskierungsschwierigkeiten auftreten. Außerdem ist die Oberflächenschicht
uneben und der Halbleiterkörper ungeschützt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Festkörperschaltung mit
geringer Nebenschlußkapazität anzugeben, mit dessen Hilfe eine wirksame Separation der Bauelemente und
Leitungsbahnen der Festkörperschaltung erreicht wird, ohne daß die Gefahr besteht, daß der Halbleiterkörper
der Festkörperschaltung durchgeätzt wird. Dabei soll nur eine Bearbeitungsfläche vorhanden sein und am
Ende des Verfahrens eine im wesentlichen ebene Oberfläche vorliegen, durch die die Halbleiterbauelemente
vermittels einer aufgebrachten Isolierschicht wirksam geschützt werden.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß bestimmte Bereiche der Oberfläche des Ausgangshalbleiterkörpers
vom ersten Leitungstyp mit für die Halbleiterbauelemente vorgesehenen, epitaktisch abgeschiedenen,
einkristallinen Halbleiterbereichen versehen werden und die übrigen Bereiche dieser Halbleiteroberfläche
mit einer ersten Isolierschicht bedeckt werden, daß die Oberflächenbereiche zwischen den einzelnen
einkristallinen Bereichen gleichzeitig mit oder nach deren Bildung mit polykristallinem Halbleitermaterial
aufgefüllt werden, so daß die so entstandene ebene Halbleiteroberfläche mit einer durchgehenden zweiten
Isolierschicht bedeckt wird, die für die Aufnahme von Leitungsbahnen und/oder passiven Bauelementen vorgeseh'en
ist, daß diese zweite Isolierschicht außerhalb der separierten einkristaliinen Bereiche und außerhalb
der für die Leitungsbahnen bzw. passiven Bauelemente vorgesehenen Bereiche stellenweise durchbrochen
wird, und daß durch diese Durchbrüche in der Isolierschicht hindurch Hohlräume aus dem polykristallinen
Halbleitermaterial bis zur Tiefe der eingebetteten ersten Isolierschicht selektiv derart herausgeätzt werden,
daß die Hohlräume die einkristallinen Bereiche ringförmig umgeben und sich bis unter die auf die zweite Isolierschicht
aufgebrachten oder aufzubringenden Leitungsbahnen bzw. passiven Bauelemente erstrecken.
Mit Hilfe des erfindungsgemäßen Verfahrens wird eine wirksame Separation der Bauelemente und Leitungsbahnen
der Festkörperschaltung untereinander und zum Halbleiterkörper ermöglicht, und zwar hat
dies seine Ursache darin, daß die Separation durch aus dem Halbleitermaterial herausgeätzte Hohlräume erfolgt,
d. h. durch ein Medium mit der Dielektrizitätskonstante 1 (Luft). Die im Innern der Anordnung befindlichen
Isolierschichten begrenzen bei dem Ausätzen der Hohlräume aus dem Halbleiterkörper den selektiven
Ätzvorgang nach unten, so daß nicht die Gefahr besteht, daß der Halbleiterkörper durchgeätzt wird. Das
hat zur Folge, daß es mit dem erfindungsgemäßen Ver-
'5 fahren möglich ist, die seitliche Ausdehnung der Hohlräume
bzw. der unterätzten Gebiete durch die Ätzzeit einzustellen.
Ein Ausführungsbeispie! des erfindungsgemäßen Verfahrens sei an Hand der Fig. la und Ib erläutert.
Nach der Fig. la wird ein Halbleiterkörper 1 mit einer
ersten Isolierschicht 2 bedeckt, die dann im Bereich 3 mit Hilfe von Maskierungstechniken durchbrochen
wird. Daraufhin wird in einem Epitaxialreaktor auf der Oberfläche des z. B. p-leitenden Halbleiterkörpers eine
Halbleiterschicht 4 mit gegenüber dem Halbleiterkörper entgegengesetzten Leitungstyp, also z. B. n-Typ,
epitaktisch abgeschieden, welche im Bereich 3 monolkristallin und auf der Isolierschicht 2 polykristallin aufwächst.
Man ist auch in der Lage — wie dies bei der Separation mit epitaktisch gewachsenen pn-Übergängen
üblich ist —, vor dem Aufwachsprozeß eine n + -Zone 5 im Bereich 3 in den Halbleiterkörper 1 einzudiffundieren,
um auf diese Weise z. B. ein niederohmiges Kollektorgebiet zu erzielen. Die aufgewachsene
Halbleiterschicht 4 wird dann mit einer durchgehenden zweiten Isolierschicht 6 bedeckt. Nun werden Öffnungen
7 in der Isolierschicht 6 angebracht und durch diese Öffnungen hindurch die Hohlräume 8 unter den auf die
Isolierschicht 6 aufgedampften bzw. aufzudampfenden passiven Bauelementen und Leitungsbahnen aus der
Halbleiterschicht 4 selektiv herausgeätzt, und zwar ist dies sowohl vor als auch nach der Herstellung der
Halbleiterbauelemente in den einkristallinen Halbleiterbereichen 9 möglich. Die seitliche Separation der
einkristallinen Bereiche 9 erfolgt durch Herstellen z. B. ringförmiger Durchbrüche 10 in der Isolierschicht 6
und Herausätzen von ebenfalls z. B. ringförmigen Hohlräumen 11 aus der Halbleiterschicht 4. Die zwischen
den Durchbrüchen in der Isolierschicht 6 stehenbleibenden Stege dienen zum Aufdampfen von Leitungsbahnen auf die Isolierschicht 6. Das erfindungsgemäße
Verfahren besitzt den besonderen Vorteil, daß der separierende pn-Übergang, in der F i g. la der pn-Übergang
unterhalb der Zone 5, durch die öffnung 3 in der Isolierschicht 2 begrenzt und damit automatisch passiviert
ist. Dieser passivierte Separationsübergang wird durch den Hohlraum 11 nicht mehr berührt, wenn letzterer
nicht zu groß ausgebildet wird.
Ein abgewandeltes Ausführungsbeispiel des beschriebenen Verfahrens ist in der Fig. Ib dargestellt. Von
einem Halbleiterkörper 1, der aus einem Substrat mit einer darauf befindlichen Epitaxialschicht von entgegengesetztem
Leitfähigkeitslyp besteht, wird z. B. mit Hilfe der Photomaskierungstechnik die Epitaxialschicht
derart abgetragen, daß die gewünschten einkristallinen Bereiche 9 stehen bleiben. Anschließend werden die
Isolierschicht 2 und die polykristalline Halbleiterschicht
4 aufgebracht. Dann wird die Oberfläche der Halb-
leiteranordnung eingeebnet und mit der durchgehenden Isolierschicht 6 bedeckt. Das Herausätzen der
Hohlräume 8 und 11 erfolgt wie im obigen Ausführungsbeispiel. Das beschriebene Verfahren besitzt den
Vorteil, daß auch im Falle eines zu lang andauernden Ätzprozesses bei der Herstellung der Hohlräume 11
der pn-Übergang im Bereich 9 nicht angegriffen bzw. freigelegt wird.
Hierzu 1 Blatt Zeichnungen
Claims (4)
1. Verfahren zum Herstellen einer Festkörperschaltung mit geringer Nebenschlußkapazität, bei
dem ein Halbleiterkörper an einer Oberflächenseite mit Vertiefungen versehen wird, diese Oberfläche
mit einer Isolierschicht bedeckt wird und in den Vertiefungen polykristallines Halbleitermaterial abgeschieden
wird, dadurch gekennzeichnet, daß bestimmte Bereiche der Oberfläche des
Ausgangshalbleiterkörpers (1) vom ersten Leitungstyp mit für die Halbleiterbauelemente vorgesehenen,
epitaktisch abgeschiedenen, einkristallinen Halbleiterbereichen (9) versehen werden und die
übrigen Bereiche dieser Halbleiteroberfläche mit einer ersten Isolierschicht (2) bedeckt werden, daß
die Oberflächenbereiche zwischen den einzelnen einkristallinen Bereichen (9) gleichzeitig mit oder
nach deren Bildung mit polykristallinem Halbleitermaterial aufgefüllt werden, daß die so entstandene
ebene Halbleiteroberfläche mit einer durchgehenden zweiten Isolierschicht (6) bedeckt wird, die für
die Aufnahme von Leitungsbahnen und/oder passiven Bauelementen vorgesehen ist, daß diese zweite
Isolierschicht (6) außerhalb der separierten einkristallinen Bereiche (9) und außerhalb der für die Leitungsbahnen
bzw. passiven Bauelemente vorgesehenen Bereiche stellenweise durchbrochen wird, und daß durch diese Durchbrüche (10, 7) in der Isolierschicht
(6) hindurch Hohlräume (11, 8) aus dem polykristallinen Halbleitermaterial (4) bis zur Tiefe
der eingebetteten ersten Isolierschicht (2) selektiv derart herausgeätzt werden, daß die Hohlräume (11,
8) die einkristallen Bereiche (9) ringförmig umgeben und sich bis unter die auf die zweite Isolierschicht
(6) aufgebrachten oder aufzubringenden Leitungsbahnen bzw. passiven Bauelemente erstrecken.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgangshalbleiterkörper (1) vor
der Erzeugung der einkristallinen Halbleiterbereiche (9) mit der Isolierschicht (2) überzogen und diese
Isolierschicht in einem ersten vorbestimmten Bereich (3) durchbrochen wird, daß durch diesen
Durchbruch hindurch eine niederohmige Zone (5) durch Eindiffusion von Störstellen im Ausgangshalbleiterkörper
(1) erzeugt wird und daß danach auf die Halbleiteroberfläche eine Halbleiterschicht
(4) zur gleichzeitigen Erzeugung der ein- und polykristallinen Bereiche epitaktisch abgeschieden wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Ausgangshalbleiterkörper
(1) und die epitaktisch abgeschiedene Halbleiterschicht (4) zueinander entgegengesetzte Leitungstypen
aufweisen.
4. Verfahren nach Anspruch 2 und 3, dadurch gekennzeichnet, daß die eindiffundierte Zone (5) den
Leitungstyp der epitaktisch abgeschiedenen Halbleiterschicht (4) aufweist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DET0026759 | 1964-08-08 | ||
DET0027136 | 1964-10-03 | ||
DET0027418 | 1964-11-14 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1439741A1 DE1439741A1 (de) | 1969-09-04 |
DE1439741B2 DE1439741B2 (de) | 1975-01-09 |
DE1439741C3 true DE1439741C3 (de) | 1975-08-21 |
Family
ID=27213131
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19641439712 Pending DE1439712A1 (de) | 1964-08-08 | 1964-08-08 | Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis |
DE19641439728 Pending DE1439728A1 (de) | 1964-08-08 | 1964-10-03 | Festkoerper- bzw. Hybridschaltung mit geringer Nebenschlusskapazitaet und guter Waermeableitung |
DE1439741A Expired DE1439741C3 (de) | 1964-08-08 | 1964-11-14 | Verfahren zur Herstellung einer Festkörperschaltung mit geringer Nebenschlußkapazität |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19641439712 Pending DE1439712A1 (de) | 1964-08-08 | 1964-08-08 | Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis |
DE19641439728 Pending DE1439728A1 (de) | 1964-08-08 | 1964-10-03 | Festkoerper- bzw. Hybridschaltung mit geringer Nebenschlusskapazitaet und guter Waermeableitung |
Country Status (6)
Country | Link |
---|---|
US (1) | US3689992A (de) |
CH (1) | CH449777A (de) |
DE (3) | DE1439712A1 (de) |
FR (1) | FR1453410A (de) |
GB (2) | GB1124627A (de) |
SE (1) | SE337871B (de) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3815223A (en) * | 1971-02-08 | 1974-06-11 | Signetics Corp | Method for making semiconductor structure with dielectric and air isolation |
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1964
- 1964-08-08 DE DE19641439712 patent/DE1439712A1/de active Pending
- 1964-10-03 DE DE19641439728 patent/DE1439728A1/de active Pending
- 1964-11-14 DE DE1439741A patent/DE1439741C3/de not_active Expired
-
1965
- 1965-05-20 CH CH709265A patent/CH449777A/de unknown
- 1965-08-02 US US476536A patent/US3689992A/en not_active Expired - Lifetime
- 1965-08-02 SE SE10106/65A patent/SE337871B/xx unknown
- 1965-08-04 GB GB33345/65A patent/GB1124627A/en not_active Expired
- 1965-08-04 GB GB20472/68A patent/GB1124628A/en not_active Expired
- 1965-08-04 FR FR27282A patent/FR1453410A/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE1439741B2 (de) | 1975-01-09 |
CH449777A (de) | 1968-01-15 |
GB1124627A (en) | 1968-08-21 |
US3689992A (en) | 1972-09-12 |
SE337871B (de) | 1971-08-23 |
DE1439728A1 (de) | 1969-11-06 |
DE1439712A1 (de) | 1968-11-28 |
GB1124628A (en) | 1968-08-21 |
DE1439741A1 (de) | 1969-09-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
SH | Request for examination between 03.10.1968 and 22.04.1971 | ||
C3 | Grant after two publication steps (3rd publication) |