JPS589584B2 - ハンドウタイソウチ - Google Patents
ハンドウタイソウチInfo
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- JPS589584B2 JPS589584B2 JP49005904A JP590474A JPS589584B2 JP S589584 B2 JPS589584 B2 JP S589584B2 JP 49005904 A JP49005904 A JP 49005904A JP 590474 A JP590474 A JP 590474A JP S589584 B2 JPS589584 B2 JP S589584B2
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Description
【発明の詳細な説明】
本発明は、半導体装置、とくに、半導体素子領域を形成
するための半導体層を支持する半導体基板の構造に関す
る。
するための半導体層を支持する半導体基板の構造に関す
る。
従来、半導体集積回路（ＩＣ）、大規模集積回路装置（
ＬＳＩ）などの基板と半導体領域とのアイソレーション
の方法として主にＰＮ接合によるものが利用されている
が、その他に絶縁物によるものがある。
ＬＳＩ）などの基板と半導体領域とのアイソレーション
の方法として主にＰＮ接合によるものが利用されている
が、その他に絶縁物によるものがある。
その例としてはＳ Ｏ Ｓ （ Ｓ ｉｌｉｃｏｎ ｏ
ｎＳａｐｐｈｉｒｅ）法またはＳＯＩＳ Ｃ（ Ｓ ｉ
ｌｉｃｏｎ ｏｎ Ｉｎ−ｓｕｌａｔ ｉｎｇ Ｓ ｕ
ｂｓｔｒａｔｅ） 、モトローラ社〕法が知られている
。
ｎＳａｐｐｈｉｒｅ）法またはＳＯＩＳ Ｃ（ Ｓ ｉ
ｌｉｃｏｎ ｏｎ Ｉｎ−ｓｕｌａｔ ｉｎｇ Ｓ ｕ
ｂｓｔｒａｔｅ） 、モトローラ社〕法が知られている
。
このＳＯＳ法ではサファイア基板上にシリコンの気相成
長層を形成させたものであるが、サファイアとシリコン
の結晶系および格子常数が異なるため、前記気相成長層
に相当量の格子歪みが残り、結晶欠陥が発生するという
欠点があり、とくにバイポーラ・トランジスタを形成す
る場合にはその影響が大きく特性が著しく悪くなる。
長層を形成させたものであるが、サファイアとシリコン
の結晶系および格子常数が異なるため、前記気相成長層
に相当量の格子歪みが残り、結晶欠陥が発生するという
欠点があり、とくにバイポーラ・トランジスタを形成す
る場合にはその影響が大きく特性が著しく悪くなる。
しかし、前記ＳＯＩＳ法ではシリコン単結晶上にシリコ
ンの気相成長層を形成するので結晶欠陥が除かれる利点
がある。
ンの気相成長層を形成するので結晶欠陥が除かれる利点
がある。
このＳＯＩＳ法による半導体基体の製造工程およびその
構造を第１図に示す。
構造を第１図に示す。
同図においてまず第１図ａに示すように比較的高比抵抗
のＮ型単結晶シリコン基板１を用意し、その単結晶シリ
コン基板１の表面にＰ十拡散層２を形成する。
のＮ型単結晶シリコン基板１を用意し、その単結晶シリ
コン基板１の表面にＰ十拡散層２を形成する。
つぎに前記Ｐ十拡散層２上に必要な比抵抗、厚さの活性
シリコン層３を気相成長法によって形成し、これを酸化
し、表面に分離用の二酸化シリコンの絶縁層４を形成し
て第１図ｂに示すように構成する。
シリコン層３を気相成長法によって形成し、これを酸化
し、表面に分離用の二酸化シリコンの絶縁層４を形成し
て第１図ｂに示すように構成する。
しかるのち第１図Ｃに示すように前記絶縁層４上に多結
晶シリコン層５を付着する。
晶シリコン層５を付着する。
そして第１図ｄに示すように前記単結晶シリコン基板１
および前記Ｐ±拡散層２をエッチングする。
および前記Ｐ±拡散層２をエッチングする。
このときＰ十拡散層２は単結晶シリコン基板１のエッチ
ングストツパをして利用し、そのＰ＋拡散層２は別のエ
ッチング流で除去し、絶縁層４で分離されたシリコン層
３が得られる。
ングストツパをして利用し、そのＰ＋拡散層２は別のエ
ッチング流で除去し、絶縁層４で分離されたシリコン層
３が得られる。
このシリコン層３に回路素子が形成される。
上述のように絶縁層４をへだてて基板となる多結晶シリ
コン層５を堆積させているがこの多結晶シリコン層５は
シリコンウエーハの支持台となるのでウエーハの取扱い
が便利でありかつウエーハの割れを防止するために比較
的厚く（２００〜３００μ）形成する必要がある。
コン層５を堆積させているがこの多結晶シリコン層５は
シリコンウエーハの支持台となるのでウエーハの取扱い
が便利でありかつウエーハの割れを防止するために比較
的厚く（２００〜３００μ）形成する必要がある。
しかし前記絶縁層４と多結晶シリコン層５とは熱膨張係
数が大きく異なるのでその多結晶シリコンの成長温度（
１０００℃〜１２００℃）から常温に冷却する間に基体
にそりが生じる問題がある。
数が大きく異なるのでその多結晶シリコンの成長温度（
１０００℃〜１２００℃）から常温に冷却する間に基体
にそりが生じる問題がある。
したがって本発明の目的は絶縁層と多結晶シリコン層の
熱膨張係数差による基体のそりを防止する半導体装置を
提供することにある。
熱膨張係数差による基体のそりを防止する半導体装置を
提供することにある。
このような目的を達成するための本発明の要旨は、分離
用誘電体領域と該誘電体領域で分離された複数の単結晶
半導体から成る素子形成領域とで構成される基板と、上
記基板を支持する基体とを有する半導体装置において、
上記基体は上記素子形成領域及び上記誘電体領域の両領
域の全面にわたって同一数に交互に積層された絶縁膜と
多結晶半導体層とから成り、上記多結晶半導体層は少く
とも３層に積層されると共に、上記絶縁膜は上記多結晶
半導体層と比較して反対方向の応力を有する絶縁膜であ
ることを特徴とする半導体装置にある。
用誘電体領域と該誘電体領域で分離された複数の単結晶
半導体から成る素子形成領域とで構成される基板と、上
記基板を支持する基体とを有する半導体装置において、
上記基体は上記素子形成領域及び上記誘電体領域の両領
域の全面にわたって同一数に交互に積層された絶縁膜と
多結晶半導体層とから成り、上記多結晶半導体層は少く
とも３層に積層されると共に、上記絶縁膜は上記多結晶
半導体層と比較して反対方向の応力を有する絶縁膜であ
ることを特徴とする半導体装置にある。
以下実施例を用いて詳細に説明する。
第２図は本発明の一実施例であり、半導体装置を形成す
るための半導体基体の構造を示す。
るための半導体基体の構造を示す。
同図において２１は多結晶シリコン２１ａ，２１ｂ，２
１Ｃと二酸化シリコン（ Ｓ ｒ ０２ ）からなる絶
縁膜２２ａ ，２２ｂを交互に重ねた多層構造の絶縁基
板である。
１Ｃと二酸化シリコン（ Ｓ ｒ ０２ ）からなる絶
縁膜２２ａ ，２２ｂを交互に重ねた多層構造の絶縁基
板である。
また２３は前記多結晶シリコン基板２１ａ上に形成され
た酸化膜（ＳｉＯ２），２４は前記酸化膜２３上に形成
されたＮ型シリコンの気相成長層、２５は酸化膜アイソ
レーション層である。
た酸化膜（ＳｉＯ２），２４は前記酸化膜２３上に形成
されたＮ型シリコンの気相成長層、２５は酸化膜アイソ
レーション層である。
前記Ｎ型シリコンの気相成長層２４は前記酸化膜アイソ
レーション層２５によって分離された半導体領域２４ａ
を備えている。
レーション層２５によって分離された半導体領域２４ａ
を備えている。
つぎに第３図は上記構造の半導体の先造法を製造工程順
に示すものである。
に示すものである。
工程（ａ）は厚さ２５０μ程度の低地抵抗の単結晶のＮ
型シリコン基板３１の主面に気相成長法によってＮ型気
相成長層３２を厚さ２μ〜３μ程度に形成し、このＮ型
気相成長層３２の表面の一部に選択的酸化の可能な物質
、たとえばｓｉ３Ｎ４の被膜３３を形成する。
型シリコン基板３１の主面に気相成長法によってＮ型気
相成長層３２を厚さ２μ〜３μ程度に形成し、このＮ型
気相成長層３２の表面の一部に選択的酸化の可能な物質
、たとえばｓｉ３Ｎ４の被膜３３を形成する。
工程（ｂ）は前記Ｓｉ３Ｎ４被膜３３をマスクとし、酸
化処理をおこなうことによって前記Ｎ型シリコン基板３
１に達する程度のＳ ｉ０２のアイソレーション層３４
を形成するとともにそのアイソレーション層３４によっ
て分離されたＮ型シリコン領域３２ａを形成する。
化処理をおこなうことによって前記Ｎ型シリコン基板３
１に達する程度のＳ ｉ０２のアイソレーション層３４
を形成するとともにそのアイソレーション層３４によっ
て分離されたＮ型シリコン領域３２ａを形成する。
工程（ｃ）は前記ｓｉ３Ｎ４被膜３３をエッチング除去
し、これによって露出したＮ型気相成長層３２および、
前記アイソレーシタン層３４を含む半導体基板の主面の
全面にＣＶＤ法（ Ｃｈｅｍ ｉｃａ ＩＶａｐｅｒ
ｄｅｐｏｓｉｔｉｏｎ）もしくは熱酸化法によって８１
０２の酸化膜３５を形成する。
し、これによって露出したＮ型気相成長層３２および、
前記アイソレーシタン層３４を含む半導体基板の主面の
全面にＣＶＤ法（ Ｃｈｅｍ ｉｃａ ＩＶａｐｅｒ
ｄｅｐｏｓｉｔｉｏｎ）もしくは熱酸化法によって８１
０２の酸化膜３５を形成する。
工程（ｄ）は前記Ｓ ｓ ０２の酸化膜３５の全面に気
相成長法によってシリコンを成長させることによっ？多
結晶シリコン層３６ａを形成し、しかるのちこの多結晶
シリコン層３６ａ上にＣＶＤ法もしくは熱酸化法によっ
てＳ ｉ０２の絶縁膜３７ａを形成する。
相成長法によってシリコンを成長させることによっ？多
結晶シリコン層３６ａを形成し、しかるのちこの多結晶
シリコン層３６ａ上にＣＶＤ法もしくは熱酸化法によっ
てＳ ｉ０２の絶縁膜３７ａを形成する。
さらにこのＳ ｔ ０２の絶縁膜３７ａ上に気相成長法
によって多結晶シリコン層３５ｂ，ＣＶＤ法もしくは熱
酸化法によるＳｉＯの絶縁膜３７ｂおよび多結晶シリコ
ン層３６Ｃを交互に積み重ねて形成する。
によって多結晶シリコン層３５ｂ，ＣＶＤ法もしくは熱
酸化法によるＳｉＯの絶縁膜３７ｂおよび多結晶シリコ
ン層３６Ｃを交互に積み重ねて形成する。
ところでこの多結晶シリコン層３６ａ，３６ｂ，３６Ｃ
およびＳ ｔ ０２の絶縁膜３７ａ，３７ｂで構成され
る基板の厚さは２００μ〜３００μ程度になるように形
成しまた前記絶縁膜３７ａ，＋３７ｂの厚さは１μ〜２
μ程度にすることが望ましい。
およびＳ ｔ ０２の絶縁膜３７ａ，３７ｂで構成され
る基板の厚さは２００μ〜３００μ程度になるように形
成しまた前記絶縁膜３７ａ，＋３７ｂの厚さは１μ〜２
μ程度にすることが望ましい。
この絶縁膜３７ａ，３７ｂの膜厚を大きくすると亀裂が
発生するのであまり厚くはできない。
発生するのであまり厚くはできない。
工程（ｅ）は前記Ｎ型シリコン基板３１を前記アイソレ
ーション層３４およびＮ型シリコン気相成長層３２に達
するまで機械的研摩および化学的エッチング加工をおこ
なうことにより全部を平行に除去する。
ーション層３４およびＮ型シリコン気相成長層３２に達
するまで機械的研摩および化学的エッチング加工をおこ
なうことにより全部を平行に除去する。
このようにして半導体装置を形成するための基体が製造
される。
される。
上記本実施例によれば取扱いが容易な厚さ（２００〜３
００μ）を必要とする多結晶シリコン層内にＳ ｉ０２
の絶縁膜を介在させることによって多結晶シリコン層の
応力をそれと反対方向の応力を有するＳ １０２の絶縁
膜によって消滅させることができる。
００μ）を必要とする多結晶シリコン層内にＳ ｉ０２
の絶縁膜を介在させることによって多結晶シリコン層の
応力をそれと反対方向の応力を有するＳ １０２の絶縁
膜によって消滅させることができる。
なお、本発明に関係する参考例として、第４図ａおよび
ｂに示すように半導体基体を構成してもよい。
ｂに示すように半導体基体を構成してもよい。
第４図ａは第３図ｅに示す酸化膜３５と接する多結晶シ
リコン層４１のそれとは別個の表面にＳ ｉ ０２の絶
縁膜４２を形成したものである。
リコン層４１のそれとは別個の表面にＳ ｉ ０２の絶
縁膜４２を形成したものである。
また第４図ｂは多結晶シリコン層４３の内部およびその
露出面にＳ ｉ０２の絶縁膜４４ａおよび４４ｂを形成
したものである。
露出面にＳ ｉ０２の絶縁膜４４ａおよび４４ｂを形成
したものである。
ただし第３図ｅと同一構成部分については同一符号を用
いている。
いている。
つぎに第５図ａおよびｂは本発明による半導体基体を用
いたＭＯＳトランジスタおよびバイポーラトランジスタ
の構成を示す。
いたＭＯＳトランジスタおよびバイポーラトランジスタ
の構成を示す。
同図ａは第３図ｅに示す基体のＮ型シリコン領域３２ａ
内にＭＯＳトランジスタを形成した場合であり、５１は
保護絶縁膜、５２はＮ型ゲート、５３はＰ型ドレイン５
４はＰ型ソースの領域である。
内にＭＯＳトランジスタを形成した場合であり、５１は
保護絶縁膜、５２はＮ型ゲート、５３はＰ型ドレイン５
４はＰ型ソースの領域である。
これらの領域にはそれぞれゲート電極５２ａ、ドレイン
電極５３ａおよびソース電極５４ａが形成されている。
電極５３ａおよびソース電極５４ａが形成されている。
また第５図ｂは上記第３図ｅに示す基体のＮ型シリコン
領域３２ａ内にバイポーラトランジスタを形成した場合
で、６１は保護絶縁膜、６２はＮ型エミツタ領域、６３
はＰ型ベース領域、６４はＮ型コレクタ領域である。
領域３２ａ内にバイポーラトランジスタを形成した場合
で、６１は保護絶縁膜、６２はＮ型エミツタ領域、６３
はＰ型ベース領域、６４はＮ型コレクタ領域である。
６５はコレクタ抵抗を下げるための高濃度のＮ十層であ
り、このＮ十層は上記第３図ａにおいてＮ型気相成長層
３２を形成する工程で形成したものである。
り、このＮ十層は上記第３図ａにおいてＮ型気相成長層
３２を形成する工程で形成したものである。
ところで上記第５図ａおよびｂに示す回路素子を形成す
る場合に酸化、選択拡散などの熱処理工程を経ても基体
にそりを生じることがない。
る場合に酸化、選択拡散などの熱処理工程を経ても基体
にそりを生じることがない。
以上説明した実施例において多結晶半導体層内もしくは
その表面に形成する絶縁膜は多結晶半導体層に加わる応
力と逆の応力を上記多結晶半導体層に与えるようなもの
であるということが必要であり、たとえば多結晶シリコ
ンに対し、熱酸化法によって形成したＳ ｉ０２膜がと
くに有効である。
その表面に形成する絶縁膜は多結晶半導体層に加わる応
力と逆の応力を上記多結晶半導体層に与えるようなもの
であるということが必要であり、たとえば多結晶シリコ
ンに対し、熱酸化法によって形成したＳ ｉ０２膜がと
くに有効である。
以上説明したように本発明による半導体装置を用いれば
、多結晶半導体層と絶縁膜さらに単結晶半導体層を有す
る半導体基体において多結晶半導体層と絶縁層との熱膨
張係数差による基体のそりをなくすことができ、これに
よって基体内に機械的歪が生じることなく半導体装置の
歩留りを向上させることができる。
、多結晶半導体層と絶縁膜さらに単結晶半導体層を有す
る半導体基体において多結晶半導体層と絶縁層との熱膨
張係数差による基体のそりをなくすことができ、これに
よって基体内に機械的歪が生じることなく半導体装置の
歩留りを向上させることができる。
なお、基体を構成する多結晶半導体層は本発明の実施例
を図示した図面より明らかなように少くなくとも３層に
積層することが基体全体のそりをなくす意味で好ましい
。
を図示した図面より明らかなように少くなくとも３層に
積層することが基体全体のそりをなくす意味で好ましい
。
第１図は従来の半導体基体の製造工程順に示す基体の略
断面図、第２図は本発明の一実施例である半導体の略断
面図、第３図ａからｅは第２図に示す半導体基体の製造
工程順に示した基体の略断面図、第４図ａおよびｂは本
発明に関係する参考例である半導体基体の略断面図、第
５図ａおよびｂは本発明による半導体基体内にＭＯＳト
ランジスタおよびバイポーラトランジスタを形成した場
合の一部断面図である。 ３，３１・・・・・・Ｎ型単結晶シリコン基板、２・・
・・・・Ｐ±拡散層、３・・・・・・活性シリコン層、
４，２２ａ．２２ｂ，２３，３７ａ，３７ｂ，４２−・
・・−・絶縁膜（ Ｓ ｉ０２ ）、５ ， ２ １
ａ ， ２ １ ｂ ， ２ １ ｃ ，３６ａ，３６
Ｃ，４１，４３・・・・・・多結晶シリコン層、２４，
３２・・・・・・気相成長層、２４ａ，３２ａ・・・・
・Ｎ型シリコン領域、２５．３４・・・・・・アイソレ
ーション層、５２・・・・・・ゲート領域、５３・・・
・・・ドレイン領域、５４・・・・・・ソース領域、５
２ａ・・・・・・ゲート電極、５３ａ・・・・・・ドレ
イン電極、５４ａ・・・・・・ソース電極、６２・・・
・・・Ｎ型エミツタ領域、６３・・・・・・Ｐ型ベース
領域、６４・・・・・・Ｎ型コレクタ領域、６５・・・
・・・高濃度Ｎ十層、５１，６１・・・・・・保護絶縁
膜。
断面図、第２図は本発明の一実施例である半導体の略断
面図、第３図ａからｅは第２図に示す半導体基体の製造
工程順に示した基体の略断面図、第４図ａおよびｂは本
発明に関係する参考例である半導体基体の略断面図、第
５図ａおよびｂは本発明による半導体基体内にＭＯＳト
ランジスタおよびバイポーラトランジスタを形成した場
合の一部断面図である。 ３，３１・・・・・・Ｎ型単結晶シリコン基板、２・・
・・・・Ｐ±拡散層、３・・・・・・活性シリコン層、
４，２２ａ．２２ｂ，２３，３７ａ，３７ｂ，４２−・
・・−・絶縁膜（ Ｓ ｉ０２ ）、５ ， ２ １
ａ ， ２ １ ｂ ， ２ １ ｃ ，３６ａ，３６
Ｃ，４１，４３・・・・・・多結晶シリコン層、２４，
３２・・・・・・気相成長層、２４ａ，３２ａ・・・・
・Ｎ型シリコン領域、２５．３４・・・・・・アイソレ
ーション層、５２・・・・・・ゲート領域、５３・・・
・・・ドレイン領域、５４・・・・・・ソース領域、５
２ａ・・・・・・ゲート電極、５３ａ・・・・・・ドレ
イン電極、５４ａ・・・・・・ソース電極、６２・・・
・・・Ｎ型エミツタ領域、６３・・・・・・Ｐ型ベース
領域、６４・・・・・・Ｎ型コレクタ領域、６５・・・
・・・高濃度Ｎ十層、５１，６１・・・・・・保護絶縁
膜。
Claims (1)
- １ 分離用誘電体領域と該誘電体領域で分離された複数
の単結晶半導体から成る素子形成領域とで構成される基
板と、上記基板を支持する基体とを有する半導体装置に
おいて、上記基体は上記素子形成領域及び上記誘電体領
域の両領域の全面にわたって同一数に交互に積層された
絶縁膜と多結晶半導体層とから成り、上記多結晶半導体
層は少くとも３層に積層されると共に、上記絶縁膜は上
記多結晶半導体層と比較して反対方向の応力を有する絶
縁膜であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49005904A JPS589584B2 (ja) | 1974-01-11 | 1974-01-11 | ハンドウタイソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49005904A JPS589584B2 (ja) | 1974-01-11 | 1974-01-11 | ハンドウタイソウチ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18131282A Division JPS5853505B2 (ja) | 1982-10-18 | 1982-10-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50103290A JPS50103290A (ja) | 1975-08-15 |
| JPS589584B2 true JPS589584B2 (ja) | 1983-02-22 |
Family
ID=11623874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49005904A Expired JPS589584B2 (ja) | 1974-01-11 | 1974-01-11 | ハンドウタイソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589584B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025174Y2 (ja) * | 1984-08-01 | 1990-02-07 | ||
| JPH0241423Y2 (ja) * | 1985-06-25 | 1990-11-05 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1124627A (en) * | 1964-08-08 | 1968-08-21 | Telefunken Patent | Method of producing a solid-state circuit with low shunt capacitance |
-
1974
- 1974-01-11 JP JP49005904A patent/JPS589584B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1124627A (en) * | 1964-08-08 | 1968-08-21 | Telefunken Patent | Method of producing a solid-state circuit with low shunt capacitance |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025174Y2 (ja) * | 1984-08-01 | 1990-02-07 | ||
| JPH0241423Y2 (ja) * | 1985-06-25 | 1990-11-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50103290A (ja) | 1975-08-15 |
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