DE112006000558T5 - Schmale Halbleitergrabenstruktur - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 239000011810 insulating material Substances 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 55
- 239000012774 insulation material Substances 0.000 claims description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Ausbilden einer ersten Schicht eines Isolationsmateriales auf einem Substrat;
Erzeugen eines Grabens durch die erste Schicht des Isolationsmateriales und in das Substrat;
Ausbilden eines zweiten Isolationsmateriales auf der ersten Schicht und auf freiliegenden Abschnitten des Grabens;
Entfernen des zweiten Isolationsmateriales von der ersten Schicht des Isolationsmateriales und dem Boden des Grabens;
Füllen des Grabens mit einem epitaxialen Material;
Entfernen der ersten Schicht des Isolationsmateriales; und
Ausbilden eines schmalen Grabens durch die Entfernung von verbleibenden Abschnitten des zweiten Isolationsmateriales.
Description
- Die vorliegenden Anmeldung bezieht sich auf die provisorische
amerikanische Patentanmeldung mit der Seriennummer 60/661,198 - Ausführungsformen der vorliegenden Erfindung betreffen die Gebiete der Herstellung von Halbleitern, genauer gesagt Systeme und Verfahren zur Ausbildung von schmalen Grabenstrukturen in Halbleitern.
- Die auf unerbittliche Weise erfolgende Größenverringerung, d.h. Verringerung der kritischen Abmessungen, von modernen Halbleitervorrichtungen führt zu einer zunehmenden Halbleiterdichte in einer großen Vielzahl von Typen von Halbleitervorrichtungen. Herkömmliche Verfahren zur Herstellung von Gräben in Halbleitern, wie sie beispielsweise üblicherweise bei Leistungshalbleitern und Speicherhalbleitern, d.h. dynamischen RAM's, Anwendung finden, sind immer größer werdenden Herausforderungen in Bezug auf die Konstruktion von immer schmaleren Gräben ausgesetzt, die diesen Abnahmen der kritischen Prozessdimensionen von Halbleitern entsprechen. Ferner werden an einige Halbleiteranwendungen Anforderungen an die Leistungsdichte und/oder Spannung gestellt, die derartige abnehmenden Prozessdimensionen lindern.
- Daher besteht ein Bedarf nach Systemen und Verfahren für schmale Halbleitergrabenstrukturen.
- Es werden daher Systeme und Verfahren für schmale Halbleitergrabenstrukturen offenbart. Bei einer ersten Verfahrensausführungsform umfasst ein Verfahren zum Ausbilden eines schmalen Grabens die Ausbildung einer ersten Schicht aus einem Isolationsmaterial auf einem Substrat und die Erzeugung eines Grabens durch die erste Schicht des Isolationsmateriales und in das Substrat. Ein zweites Isolationsmaterial wird auf der ersten Schicht und auf freiliegenden Abschnitten des Grabens ausgebildet, und das zweite Isolationsmaterial wird von der ersten Schicht des Isolationsmateriales und dem Boden des Grabens entfernt. Der Graben wird mit einem epitaxialen Material gefüllt, und die erste Schicht des Isolationsmateriales wird entfernt. Durch die Entfernung der verbleibenden Abschnitte des zweiten Isolationsmateriales wird ein schmaler Graben ausgebildet.
- Gemäß einer anderen Ausführungsform der vorliegenden Erfindung besitzt eine Halbleitervorrichtung einen Graben, der dadurch gekennzeichnet ist, dass er eine Breitenabmessung besitzt, die geringer ist als ein Zehntel der kritischen Abmessung des zur Herstellung der Halbleitervorrichtung verwendeten Halbleiterprozesses.
- Gemäß einer anderen Verfahrensausführungsform der vorliegenden Erfindung wird ein erster Graben in einem Halbleitersubstrat ausgebildet. Eine erste Materialschicht wird benachbart zu und parallel zu einem Rand des ersten Grabens aufgebracht. Eine zweite Materialschicht wird benachbart zu und parallel zu einem Rand der ersten Materialschicht aufgebracht. Die erste Materialschicht wird entfernt, während die zweite Materialschicht zur Ausbildung eines schmalen Grabens zurückgehalten wird.
- Es folgt nunmehr eine Kurzbeschreibung der Zeichnungen. Hiervon zeigen:
-
1 ,2 ,3 ,4 ,5 und6 Seitenschnittansichten eines Wafers in Zwischenstadien zur Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung; -
7 eine Seitenschnittansicht eines Wafers mit einem fertigen schmalen Graben gemäß Ausführungsformen der vorliegenden Erfindung; und -
8 ein Verfahren zur Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung. - Es wird nunmehr im einzelnen auf verschiedene Ausführungsformen der Erfindung Bezug genommen, von denen Beispiele in den Zeichnungen dargestellt sind. Obwohl die Erfindung in Verbindung mit diesen Ausführungsformen beschrieben wird, versteht es sich, dass die Erfindung nicht auf diese Ausführungsformen beschränkt ist. Vielmehr soll die Erfindung auch Alternativen, Modifikationen und äquivalente Lösungen abdecken, die unter die Lehre der Erfindung fallen, wie sie in den Patentansprüchen offenbart ist. Des weiteren sind in der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung zahlreiche spezielle Einzelheiten wiedergegeben, um ein gründliches Verständnis der Erfindung zu ermöglichen. Es versteht sich jedoch für den Fachmann, dass die vorliegende Erfindung auch ohne diese speziellen Einzelheiten ausgeübt werden kann. Andererseits wurden bekannte Verfahren, Vorgehensweisen, Komponenten und Schaltungen nicht im einzelnen beschrieben, um Aspekte der vorliegenden Erfindung nicht auf unnötige Weise zu verdunkeln.
- Herkömmliche Halbleiterprozesstechniken sind generell nicht in der Lage, einen vertikalen Graben herzustellen, der schmaler ist, d.h. eine geringere Breite besitzt, als die kritische Abmessung (CD) eines Halbleiterprozesses. Üblicherweise wird eine minimale Grabenbreite durch die Fähigkeit des lithographischen Prozesses festgelegt.
- Die Anwendung eines Prozesses mit einer kleineren kritischen Abmessung zur Herstellung von schmaleren Gräben ist nicht immer kommerziell durchführbar. Beispielsweise steht zu irgendeinem vorgegebenen Zeitpunkt nur eine minimale Prozessgeometrie zur Verfügung. Ferner gibt es viele Fälle, bei denen sich eine verbesserte Prozessgeometrie verbietet, da sie zu teuer ist, jedoch schmalere Gräben trotzdem vorteilhaft wären.
-
1 zeigt eine Seitenschnittansicht eines Wafers in einem Zwischenstadium zur Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung.1 zeigt eine erste Isolationsschicht110 , beispielsweise aus einem Oxid oder Nitrid, die auf der Oberseite eines Substrates101 gewachsen ist. Es wird davon ausgegangen, dass Ausführungsformen der vorliegenden Erfindung für eine große Vielzahl von Substraten, d.h. aus Silicium oder Germanium, sowie für eine Vielzahl von Dotierungsniveaus, einschließlich der Ausbildung in und/oder auf epitaxialen Schichten, besonders geeignet sind. -
2 zeigt eine Seitenschnittansicht eines Wafers in einem Zwischenstadium der Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung.2 zeigt einen Graben120 , der über herkömmliche Grabenätztechniken durch die erste Isolationsschicht110 in das Substrat101 ausgebildet ist. Generell ist die Tiefe des Grabens120 vom Design der Halbleitervorrichtung, bei der der Graben Verwendung findet, abhängig. - Nach Ausbildung des Grabens
120 wird ein zweiter Isolationsfilm115 auf sämtlichen freiliegenden Flächen abgeschieden oder man lässt ihn hierauf wachsen. Beispielsweise wird der zweite Isolationsfilm115 auf der Oberseite der ersten Isolationsschicht110 und auf den Wänden und dem Boden des Grabens120 abgeschieden oder hierauf wachsengelassen. -
3 zeigt eine Seitenschnittansicht eines Wafers in einem Zwischenstadium der Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung.3 zeigt die Grabenstruktur, nachdem der zweite Isolationsfilm115 von der Oberseite und dem Boden des Grabens120 über einen Abschirmtrockenätzprozess entfernt worden ist. -
4 zeigt eine Seitenschnittansicht eines Wafers in einem Zwischenstadium der Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung.4 zeigt den Graben120 , der über einen selektiven epitaxialen Wachstumsprozess mit einer kristallinen epitaxialen Füllmasse130 gefüllt worden ist. Ausführungsformen gemäß der vorliegenden Erfindung sind gut geeignet für eine epitaxiale Füllmasse130 , die ein dotiertes oder nichtdotiertes Material vom n-Typ oder p-Typ umfasst. Die epitaxiale Füllmasse130 sollte man mindestens bis zum Boden der ersten Isolationsschicht110 wachsen lassen. -
5 zeigt eine Seitenschnittansicht eines Siliciumwafers in einem Zwischenstadium der Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung.5 zeigt den Graben120 , nachdem über einen chemisch-mechanischen Poliervorgang verbleibende Abschnitte der ersten Isolationsschicht110 entfernt worden sind. -
6 zeigt eine Seitenschnittansicht eines Wafers in einem Zwischenstadium der Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung.6 zeigt die Füllmasse130 , nachdem verbleibende Abschnitte der zweiten Isolationsschicht115 (5 ) über einen Ätzvorgang entfernt worden sind. - Es versteht sich, dass die Entfernung des zweiten Isolationsmateriales
115 (5 ) entlang den Seitenabschnitten der Füllmasse130 zu schmalen Gräben140 gemäß Ausführungsformen der vorliegenden Erfindung führt. -
7 zeigt eine Seitenschnittansicht eines Wafers mit einem fertigen schmalen Graben gemäß Ausführungsformen der vorliegenden Erfindung.7 zeigt schmale Gräben140 , nachdem eine Hochtemperaturglühbehandlung in einer Wasserstoffumgebungsatmosphäre die Grabenecken und/oder Oberfläche geglättet hat. - Es versteht sich, dass das Isolationsmaterial
115 generell bis zu einer Dicke geformt werden kann, die viel geringer ist als eine kritische Abmessung eines Halbleiterprozesses. Daher können Gräben, die in Halbleitern gemäß den Ausführungsformen der vorliegenden Erfindung ausgebildet werden, dünner (schmaler) sein als eine kritische Abmessung des Halbleiterprozesses, der zur Herstellung des Halbleiters eingesetzt wird. Beispielsweise wurden Prototyp-Gräben mit einer Breite von 200 Å bis 300 Å unter Verwendung eines 1,0 μm-Prozesses konstruiert. Simulationsergebnisse zeigen auf, dass Gräben mit einer geringeren Breite als etwa 100 Å auf diese Weise hergestellt werden können. Derartige Gräben können über 1.000mal kleiner sein als die kritische Abmessung des Prozesses. -
8 zeigt einen Halbleiterherstellprozess800 zur Ausbildung eines schmalen Grabens gemäß Ausführungsformen der vorliegenden Erfindung. In Schritt810 wird eine erste Schicht aus Isolationsmaterial auf einem Substrat ausgebildet. Das Isolationsmaterial kann abgeschieden, d.h. durch PECVD, werden oder thermisch wachsen. - In Schritt
820 wird ein Graben durch die erste Schicht des Isolationsmateriales in das Substrat erzeugt. In Schritt830 wird ein zweites Isolationsmaterial auf der ersten Schicht und auf freiliegenden Abschnitten des Grabens ausgebildet. - In Schritt
840 wird das zweite Isolationsmaterial von der ersten Schicht des Isolationsmateriales und dem Boden des Grabens, beispielsweise über einen Abschirmtrockenätzprozess, entfernt. - In Schritt
850 wird der Graben mit einem epitaxialen Material, beispielsweise über einen selektiven epitaxialen Wachstumsprozess, gefüllt. In Schritt860 wird die erste Schicht des Isolationsmateriales entfernt, beispielsweise über einen chemisch-mechanischen Polierprozess. - In Schritt
870 wird ein schmaler Graben durch die Entfernung der verbleibenden Abschnitte des zweiten Isolationsmateriales gebildet. - Im wahlweisen Schritt
880 wird ein Hochtemperaturglühvorgang in einer Wasserstoffumgebungsatmosphäre zur Glättung der Grabenoberfläche durchgeführt. - Obwohl das im Ablaufdiagramm
800 dargestellte Verfahren dieser Ausführungsform spezielle Sequenzen und Operationsquantitäten besitzt, ist die vorliegende Erfindung auch für andere Ausführungsformen geeignet. Beispielsweise sind nicht alle Operationen, die in dem Verfahren vorgesehen sind, für die vorliegende Erfindung erforderlich. Ferner können auch zusätzliche Operationen zu den in der vorliegenden Ausführungsform vorhandenen Operationen hinzugefügt werden. In entsprechender Weise können die Operationssequenzen in Abhängigkeit vom Anwendungsfall modifiziert werden. - Auf diese Weise kann ein schmaler Graben geformt werden, der eine Breite besitzt, die sehr viel geringer ist als eine kritische Dimension eines Halbleiterprozesses. Solche schmalen Gräben erhöhen auf vorteilhafte Weise die Dichte von Halbleitern mit vertikalen Kanälen und setzen auf günstige Weise den Widerstand von derartigen Vorrichtungen herab, beispielsweise in vertikalen Metalloxid-Leistungshalbleitern (MOSFETs).
- Somit stellen die Ausführungsformen der vorliegenden Erfindung Systeme und Verfahren für schmale Halbleitergräbenstrukturen zur Verfügung. Ferner werden in Verbindung mit den vorstehend genannten Vorteilen durch die Ausführungsformen der vorliegenden Erfindung Systeme und Verfahren für schmale Halbleitergräbenstrukturen zur Verfügung gestellt, die die Konstruktion von Gräben mit einer Breite ermöglichen, die sehr viel geringer ist als eine kritische Abmessung eines Halbleiterprozesses. Als weiterer Vorteil werden in Verbindung mit den vorstehend erwähnten Vorteilen Systeme und Verfahren von schmalen Halbleitergräbenstrukturen in einer Weise bereitgestellt, die mit vorhandenen Halbleiterprozesssystemen und Herstellprozessen kompatibel und komplenmentär ist.
- Erfindungsgemäß wurden somit Ausführungsformen einer schmalen Halbleitergrabenstruktur beschrieben. Obwohl die vorliegende Erfindung in Verbindung mit speziellen Ausführungsformen offenbart wurde, versteht es sich, dass sie durch diese Ausführungsformen nicht beschränkt wird, sondern in ihrem Umfang durch die Patentansprüche festgelegt wird.
- Zusammenfassung
- Es werden Systeme und Verfahren für schmale Halbleitergräbenstrukturen beschrieben. Bei einer ersten Ausführungsform umfasst ein Verfahren zur Ausbildung eines schmalen Grabens das Ausbilden einer ersten Schicht eines Isolationsmateriales auf einem Substrat und das Erzeugen eines Grabens durch die erste Schicht des Isolationsmateriales und in das Substrat. Ein zweites Isolationsmaterial wird auf der ersten Schicht und auf freiliegenden Abschnitten des Grabens ausgebildet und von der ersten Schicht des Isolationsmateriales und dem Boden des Grabens entfernt. Der Graben wird mit einem epitaxialen Material gefüllt, und die erste Schicht des Isolationsmateriales wird entfernt. Durch die Entfernung der verbleibenden Abschnitte des zweiten Isolationsmateriales wird ein schmaler Graben ausgebildet.
Claims (20)
- Halbleiterherstellverfahren zur Ausbildung eines schmalen Grabens mit den folgenden Schritten: Ausbilden einer ersten Schicht eines Isolationsmateriales auf einem Substrat; Erzeugen eines Grabens durch die erste Schicht des Isolationsmateriales und in das Substrat; Ausbilden eines zweiten Isolationsmateriales auf der ersten Schicht und auf freiliegenden Abschnitten des Grabens; Entfernen des zweiten Isolationsmateriales von der ersten Schicht des Isolationsmateriales und dem Boden des Grabens; Füllen des Grabens mit einem epitaxialen Material; Entfernen der ersten Schicht des Isolationsmateriales; und Ausbilden eines schmalen Grabens durch die Entfernung von verbleibenden Abschnitten des zweiten Isolationsmateriales.
- Verfahren nach Anspruch 1, bei dem das Ausbilden einer ersten Schicht eines Isolationsmateriales das Wachsenlassen der ersten Schicht des Isolationsmateriales umfasst.
- Verfahren nach Anspruch 1 oder 2, bei dem das Ausbilden eines zweiten Isolationsmateriales das Wachsenlassen des zweiten Isolationsmateriales umfasst.
- Verfahren nach einem der Ansprüche 1 bis 3, bei dem das Entfernen des zweiten Isolationsmateriales das Anwenden eines Abschirmtrockenätzprozesses umfasst.
- Verfahren nach einem der Ansprüche 1 bis 4, bei dem das Füllen das Wachsenlassen von epitaxialem Material umfasst.
- Verfahren nach einem der Ansprüche 1 bis 5, bei dem das Entfernen der ersten Schicht des Isolationsmateriales ein chemisch-mechanisches Polieren umfasst.
- Verfahren nach einem der Ansprüche 1 bis 6, das des weiteren das Glühen des Substrates bei hoher Tempe ratur in einer Wasserstoffumgebungsatmosphäre umfasst.
- Halbleitervorrichtung mit einem Graben (
120 ), wobei der Graben (120 ) dadurch gekennzeichnet ist, dass er eine Breitenabmessung besitzt, die geringer ist als ein Zehntel der kritischen Abmessung des Halbleiterprozesses, der zum Herstellen der Halbleitervorrichtung eingesetzt wird. - Halbleitervorrichtung nach Anspruch 8, bei der der Graben (
120 ) dadurch gekennzeichnet ist, dass er eine Breitenabmessung besitzt, die geringer ist als ein Hundertstel der kritische Abmessung des Halbleiterprozesses, der zum Herstellen der Halbleitervorrichtung eingesetzt wird. - Halbleitervorrichtung nach Anspruch 8, bei der der Graben (
120 ) dadurch gekennzeichnet ist, dass er eine Breitenabmessung besitzt, die geringer ist als ein Tausendstel der kritischen Abmessung des Halbleiterprozesses, der zur Herstellung der Halbleitervorrichtung eingesetzt wird. - Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, die des weiteren einen Bereich aus epitaxialem Material (
130 ) mit etwa der gleichen Tiefe wie der Graben (120 ) in benachbarter Anordnung zum Graben (1209 umfasst. - Halbleitervorrichtung nach Anspruch 11, bei der das epitaxiale Material (
130 ) von einem entgegengesetzten Trägertyp eines Substrates der Halbleitervorrichtung ist. - Halbleitervorrichtung nach Anspruch 11, bei der der Bereich (
130 ) des epitaxialen Materiales nur auf einer Seite des Grabens (120 ) angeordnet ist. - Halbleitervorrichtung nach einem der Ansprüche 8 bis 13, die des weiteren einen vertikalen Kanal benachbart zum Graben (
120 ) aufweist. - Verfahren zur Ausbildung eines schmalen Grabens mit den folgenden Schritten: Ausbilden eines ersten Grabens in einem Halbleitersubstrat; Aufbringen einer ersten Materialschicht benachbart und im wesentlichen parallel zu einem Rand des ersten Grabens; Aufbringen einer zweiten Materialschicht benachbart und im wesentlichen parallel zu einem Rand der ersten Materialschicht; und Entfernen der ersten Materialschicht, während die zweite Materialschicht zur Ausbildung eines schmalen Grabens zurückgehalten wird.
- Verfahren nach Anspruch 15, bei dem die erste Materialschicht ein Isolationsmaterial umfasst.
- Verfahren nach Anspruch 15 oder 16, bei dem die zweite Materialschicht eine epitaxiale Form eines Materiales umfasst, das das Halbleitersubstrat umfasst.
- Verfahren nach einem der Ansprüche 15 bis 17, bei dem der schmale Graben dadurch gekennzeichnet ist, dass er eine Breitenabmessung besitzt, die geringer ist als ein Zehntel der kritischen Abmessung des Halbleiterprozesses, der zum Herstellen einer Halbleitervorrichtung auf dem Halbleitersubstrat eingesetzt wird.
- Verfahren nach einem der Ansprüche 15 bis 18, bei dem das Aufbringen einer ersten Materialschicht das Wachsenlassen des Materiales umfasst.
- Verfahren nach einem der Ansprüche 15 bis 19, bei dem das Aufbringen einer zweiten Materialschicht das Wachsenlassen des Materiales umfasst.
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US66119805P | 2005-03-11 | 2005-03-11 | |
US60/661,198 | 2005-03-11 | ||
US11/373,630 US9685524B2 (en) | 2005-03-11 | 2006-03-09 | Narrow semiconductor trench structure |
US11/373,630 | 2006-03-09 | ||
PCT/US2006/009001 WO2006099354A1 (en) | 2005-03-11 | 2006-03-10 | Narrow semiconductor trench structure |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112006000558T5 true DE112006000558T5 (de) | 2008-02-14 |
DE112006000558B4 DE112006000558B4 (de) | 2015-08-13 |
Family
ID=36992042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112006000558.8T Active DE112006000558B4 (de) | 2005-03-11 | 2006-03-10 | Halbleitervorrichtung, Halbleiterherstellverfahren und Verfahren zur Ausbildung eines schmalen Grabens |
Country Status (5)
Country | Link |
---|---|
US (2) | US9685524B2 (de) |
JP (1) | JP2008533725A (de) |
KR (1) | KR101164890B1 (de) |
DE (1) | DE112006000558B4 (de) |
WO (1) | WO2006099354A1 (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9685524B2 (en) | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
TWI489557B (zh) | 2005-12-22 | 2015-06-21 | Vishay Siliconix | 高移動率p-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體 |
US8409954B2 (en) | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
KR101226888B1 (ko) | 2007-11-23 | 2013-01-28 | 제일모직주식회사 | 소수성 및 내알칼리성이 우수한 실리콘계 미립자, 그 제조방법 및 이를 이용한 코팅액 |
US8546204B2 (en) | 2011-10-03 | 2013-10-01 | International Business Machines Corporation | Method for growing conformal epi layers and structure thereof |
US9412883B2 (en) | 2011-11-22 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for MOS capacitors in replacement gate process |
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- 2006-03-09 US US11/373,630 patent/US9685524B2/en active Active
- 2006-03-10 DE DE112006000558.8T patent/DE112006000558B4/de active Active
- 2006-03-10 WO PCT/US2006/009001 patent/WO2006099354A1/en active Application Filing
- 2006-03-10 KR KR1020077019746A patent/KR101164890B1/ko active IP Right Grant
- 2006-03-10 JP JP2008501050A patent/JP2008533725A/ja active Pending
-
2008
- 2008-02-13 US US12/030,809 patent/US9412833B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20090104751A1 (en) | 2009-04-23 |
US20070048966A1 (en) | 2007-03-01 |
JP2008533725A (ja) | 2008-08-21 |
US9412833B2 (en) | 2016-08-09 |
KR101164890B1 (ko) | 2012-07-19 |
DE112006000558B4 (de) | 2015-08-13 |
WO2006099354A1 (en) | 2006-09-21 |
US9685524B2 (en) | 2017-06-20 |
KR20070120093A (ko) | 2007-12-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8128 | New person/name/address of the agent |
Representative=s name: HEYER, V., DIPL.-PHYS. DR.RER.NAT., PAT.-ANW., 806 |
|
R016 | Response to examination communication | ||
R082 | Change of representative |
Representative=s name: HAUCK PATENT- UND RECHTSANWAELTE, 20354 HAMBURG, D Representative=s name: HAUCK PATENT- UND RECHTSANWAELTE, DE Representative=s name: HAUCK PATENTANWALTSPARTNERSCHAFT MBB, DE |
|
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021280000 Ipc: H01L0021762000 |
|
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021280000 Ipc: H01L0021762000 Effective date: 20150424 |
|
R020 | Patent grant now final |