JPS6122630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6122630A JPS6122630A JP14252984A JP14252984A JPS6122630A JP S6122630 A JPS6122630 A JP S6122630A JP 14252984 A JP14252984 A JP 14252984A JP 14252984 A JP14252984 A JP 14252984A JP S6122630 A JPS6122630 A JP S6122630A
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- Japan
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- film
- trench
- oxidation
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は新規な半導体装置の製造方法、特に半導体基板
にトレンチを形成する半導体装置の製造方法に関し、ト
レンチの幅を高精度で制御することができるようにしよ
うとするものである。
にトレンチを形成する半導体装置の製造方法に関し、ト
レンチの幅を高精度で制御することができるようにしよ
うとするものである。
背景技術とその問題点
半導体基板に深いトレンチを形成し、該トレンチに絶縁
物を埋めて素子分離するという技術が例えば特公昭５８
−３７９８７号公報等により公表、されている。ところ
で、従来においては、半導体基板に形成するトレンチの
幅の制御がきわめて難しく、ＩＣの高集積化のために幅
の狭いトレンチを高精度に形成するという要請に応える
ことができなかった。例えば従来のＵＶリソグヲフィ技
術を用いてレジスト膜をマスクとして反応性イオンエツ
チングをすることによりトレンチを形成した場合には、
マスク幅の最少幅が１〜２川程用であり、マスク幅をそ
れよりも狭くすることは難しかった。又、レジスト膜は
反応性イオンエツチングに関してシリコン半導体との選
択比が小さく、深いトレンチを形成することは不可能で
ある。そのため、種々の試みが為されたが要請に充分に
応える技術が現われていないのが実状である。
物を埋めて素子分離するという技術が例えば特公昭５８
−３７９８７号公報等により公表、されている。ところ
で、従来においては、半導体基板に形成するトレンチの
幅の制御がきわめて難しく、ＩＣの高集積化のために幅
の狭いトレンチを高精度に形成するという要請に応える
ことができなかった。例えば従来のＵＶリソグヲフィ技
術を用いてレジスト膜をマスクとして反応性イオンエツ
チングをすることによりトレンチを形成した場合には、
マスク幅の最少幅が１〜２川程用であり、マスク幅をそ
れよりも狭くすることは難しかった。又、レジスト膜は
反応性イオンエツチングに関してシリコン半導体との選
択比が小さく、深いトレンチを形成することは不可能で
ある。そのため、種々の試みが為されたが要請に充分に
応える技術が現われていないのが実状である。
発明の目的
しかして、本発明はトレンチの幅を高精度で制御できる
新規な半導体装置の製造方法を提供しようとするもので
ある。
新規な半導体装置の製造方法を提供しようとするもので
ある。
発明の概要
上記目的を達成するため本発明半導体装置の製造方法は
、半導体基板上の段差部上に半導体層を形成し、該半導
体層の少なくとも一部の耐エツチング性を上記半導体基
板の耐エツチング性よりも強くし、その部分を耐エツチ
ングマスクとして上記半導体基板を選択的にエツチング
することを特徴とするものである。
、半導体基板上の段差部上に半導体層を形成し、該半導
体層の少なくとも一部の耐エツチング性を上記半導体基
板の耐エツチング性よりも強くし、その部分を耐エツチ
ングマスクとして上記半導体基板を選択的にエツチング
することを特徴とするものである。
実施例
以下に、本発明半導体装置の製造方法を添附図面に示し
た実施例に従って詳細に説明する。
た実施例に従って詳細に説明する。
第１図（Ａ）乃至（Ｆ）は本発明半導体装置の製造方法
の実施の一例を工程順に説明するための断面図である。
の実施の一例を工程順に説明するための断面図である。
（Ａ）半導体基板１上にシリコン酸化膜２を適宜な方法
、例えばＣＶＤ法により形成し、該シリコン酸化膜２の
トレンチを形成すべき部分を選択的エツチングにより除
去して窓開部３を形成する。
、例えばＣＶＤ法により形成し、該シリコン酸化膜２の
トレンチを形成すべき部分を選択的エツチングにより除
去して窓開部３を形成する。
（Ｂ）ＣＶＤ法により半導体基板１表面に例えばＳｉ３
Ｎ４からなる耐酸化膜４を形成する。Ｗｌは耐酸化膜４
の形成後における窓開部３の幅である。
Ｎ４からなる耐酸化膜４を形成する。Ｗｌは耐酸化膜４
の形成後における窓開部３の幅である。
（Ｃ）ＣＶＤ法により半導体基板１表面上に多結晶シリ
コン膜５を形成する。該多結晶シリコン膜５の厚さをｄ
ｌとすると、多結晶シリコン膜５の形成後における窓開
部３の幅Ｗ２はＷｌ−２ｄｌとなる。
コン膜５を形成する。該多結晶シリコン膜５の厚さをｄ
ｌとすると、多結晶シリコン膜５の形成後における窓開
部３の幅Ｗ２はＷｌ−２ｄｌとなる。
（Ｄ）次に、ＲＩＥ（反応性イオンエツチング）により
窓開部３内側面に存在する部分６を除き多結晶シリコン
膜５を除去する６ （Ｅ）次に、加熱酸化処理により多結晶シリコン膜６の
表面を酸化する。この酸化に際して耐酸化膜４はマスク
として機能する。、７はその酸化により窓開部３内周面
に形成されたシリコン酸化膜であり、該シリコン酸化Ｈ
＊ ７の膜厚ｄ２は酸化時間をコントロールすることに
より設定通りの値にすることかできる。そして、膜厚ｄ
２は酸化後における窓開部３の幅Ｗ３が所望の値になる
よう番こ設定する。この点について具体的に説明すると
、多結晶シリコン膜を酸化し、それによって生じるシリ
コン酸化膜の膜厚をｄｌにした場合、そのシリコン酸化
膜の表面は酸化前における多結晶シリコン膜の表面より
も約０−５５倍だけ６２表面側にシフトする。即ち、多
結晶シリコン膜衷面を酸化するとシリコン酸化膜の膜厚
ｄ２の０．５５成長する。従って、Ｗ３＝Ｗ２−１ 、
Ｌｄ２＝Ｗｔ−２ｄｌ−１，１ｄ２となり、Ｗｌとｄｌ
とを適宜な伯に設定し、ｄｌをコントロールすることに
より（これはとりも直さず酸化時間をコントロールする
ことより）Ｗ３を任意の大きさにすることができる。そ
して、このＷ３がそのままトレンチの幅になる。
窓開部３内側面に存在する部分６を除き多結晶シリコン
膜５を除去する６ （Ｅ）次に、加熱酸化処理により多結晶シリコン膜６の
表面を酸化する。この酸化に際して耐酸化膜４はマスク
として機能する。、７はその酸化により窓開部３内周面
に形成されたシリコン酸化膜であり、該シリコン酸化Ｈ
＊ ７の膜厚ｄ２は酸化時間をコントロールすることに
より設定通りの値にすることかできる。そして、膜厚ｄ
２は酸化後における窓開部３の幅Ｗ３が所望の値になる
よう番こ設定する。この点について具体的に説明すると
、多結晶シリコン膜を酸化し、それによって生じるシリ
コン酸化膜の膜厚をｄｌにした場合、そのシリコン酸化
膜の表面は酸化前における多結晶シリコン膜の表面より
も約０−５５倍だけ６２表面側にシフトする。即ち、多
結晶シリコン膜衷面を酸化するとシリコン酸化膜の膜厚
ｄ２の０．５５成長する。従って、Ｗ３＝Ｗ２−１ 、
Ｌｄ２＝Ｗｔ−２ｄｌ−１，１ｄ２となり、Ｗｌとｄｌ
とを適宜な伯に設定し、ｄｌをコントロールすることに
より（これはとりも直さず酸化時間をコントロールする
ことより）Ｗ３を任意の大きさにすることができる。そ
して、このＷ３がそのままトレンチの幅になる。
（Ｆ）その後、異方性の良いエツチング例えばＲＩＥに
より半導体基板１表面をエツチングし、トレンチ８を形
成する。このエツチングにおいてシリコン酸化膜７がエ
ツチングマスクとなる。従うて、前記窓開部３の幅Ｗ３
がそのままトレンチ８の幅となる。
より半導体基板１表面をエツチングし、トレンチ８を形
成する。このエツチングにおいてシリコン酸化膜７がエ
ツチングマスクとなる。従うて、前記窓開部３の幅Ｗ３
がそのままトレンチ８の幅となる。
水力法によればシリコン酸化膜２に形成した半導体層６
の表面を酸化することによりそれをマスク化すると共に
、その酸化層７の厚さを例えば酸化時間によってコント
ロールすることによりトレンチ８の幅をきわめて狭くで
き、且つ高精度に制御することができる。又、シリコン
酸化膜７は、トレンチ８を形成するＲＩＥ法によるエツ
チングに際して強い耐エツチング性を発揮するので、ヤ
スクとしての機能が優れている。従って、深ｌ／）トレ
ンチ８を形成することができる。
の表面を酸化することによりそれをマスク化すると共に
、その酸化層７の厚さを例えば酸化時間によってコント
ロールすることによりトレンチ８の幅をきわめて狭くで
き、且つ高精度に制御することができる。又、シリコン
酸化膜７は、トレンチ８を形成するＲＩＥ法によるエツ
チングに際して強い耐エツチング性を発揮するので、ヤ
スクとしての機能が優れている。従って、深ｌ／）トレ
ンチ８を形成することができる。
第２図（Ａ）、（Ｂ）は本発明方法で形成されたトレン
チの各別の利用例を示すものであり、同図（Ａ）はトレ
ンチをコンプリメンタリＭＯ３ＩＣの素子分離に利用し
た例を示す。同図において、９はトレンチ８が形成され
たＮ型半導体基板、１０はＰ型ウェル、１１はＮチャン
ネル間Ｏ３ＦＥＴ、１２はＰチャンネルＭＯ３ＦＥＴ、
１３はフィールド絶縁膜である。
チの各別の利用例を示すものであり、同図（Ａ）はトレ
ンチをコンプリメンタリＭＯ３ＩＣの素子分離に利用し
た例を示す。同図において、９はトレンチ８が形成され
たＮ型半導体基板、１０はＰ型ウェル、１１はＮチャン
ネル間Ｏ３ＦＥＴ、１２はＰチャンネルＭＯ３ＦＥＴ、
１３はフィールド絶縁膜である。
トレンチ８はＮチャンネルＭＯ３ＦＥＴＩＩの形成領域
とＰチャンネルＭＯ３ＦＥＴ１２の形成領域との間にお
いて形成され、そして、トレンチ８内にシリコン酸化膜
１４が形成されている。この深いトレンチ８を形成する
ことによりコンプリメンタリＭＯ３ＩＣの寄生サイソス
タの発生を有効に防止することができる。即ち、矢印に
示すＰ十ＮＰＮ＋の経路を深いトレンチ８を設けること
により大きく迂回させ、その経路長を長くし、それによ
って寄生サイリスタをラッチアップしにくくすることが
できる。
とＰチャンネルＭＯ３ＦＥＴ１２の形成領域との間にお
いて形成され、そして、トレンチ８内にシリコン酸化膜
１４が形成されている。この深いトレンチ８を形成する
ことによりコンプリメンタリＭＯ３ＩＣの寄生サイソス
タの発生を有効に防止することができる。即ち、矢印に
示すＰ十ＮＰＮ＋の経路を深いトレンチ８を設けること
により大きく迂回させ、その経路長を長くし、それによ
って寄生サイリスタをラッチアップしにくくすることが
できる。
第２図（Ｂ）はトレンチを利用してコンデンサを形成し
た例を示すものである。１５はトレンチ８が形成された
Ｐ型半導体基板であり、ＮチャンネルＭＯ３ＦＥＴと図
面に現われないＮｚウェルに形成されたＰチャネルＭＯ
３ＦＥＴとを有するコンプリメンタリＭＯ３ＩＣが形成
されている。
た例を示すものである。１５はトレンチ８が形成された
Ｐ型半導体基板であり、ＮチャンネルＭＯ３ＦＥＴと図
面に現われないＮｚウェルに形成されたＰチャネルＭＯ
３ＦＥＴとを有するコンプリメンタリＭＯ３ＩＣが形成
されている。
１６はトレンチ８表面を加熱酸化することにより形成さ
れたシリコン酸化膜であり、コンデンサ１７の誘電体と
して機能する。１８はトレンチ８表面部にドナーを添加
することにより形成されたＮ＋型半導体層で、コンデン
サ１７の一方の電極を成すと共に読み出し用のＭＯ３Ｆ
ＥＴ１９のソースと接続されている。、２０はそのＭＯ
３ＥＴ１９のシリコンゲートであり、ダイナミックＲＡ
Ｍのワードラインを成す。２１はＭＯ３ＦＥＴ１９のか
らなるドレイン電極、２２はコンデンサ１７の他方の電
極で、トレンチ８内にアルミニウムを形成することによ
り形成される。２３はＰＳＧからなる層間絶縁膜である
。
れたシリコン酸化膜であり、コンデンサ１７の誘電体と
して機能する。１８はトレンチ８表面部にドナーを添加
することにより形成されたＮ＋型半導体層で、コンデン
サ１７の一方の電極を成すと共に読み出し用のＭＯ３Ｆ
ＥＴ１９のソースと接続されている。、２０はそのＭＯ
３ＥＴ１９のシリコンゲートであり、ダイナミックＲＡ
Ｍのワードラインを成す。２１はＭＯ３ＦＥＴ１９のか
らなるドレイン電極、２２はコンデンサ１７の他方の電
極で、トレンチ８内にアルミニウムを形成することによ
り形成される。２３はＰＳＧからなる層間絶縁膜である
。
第２図（Ｂ）に示すように、トレンチ８を形成すること
により占有面積が小さく且つ比較的容量の大きなコンデ
ンサ１７を形成することができ、従って、高集積度のダ
イナミックＲＡＭを得ることができる。即ち、メモリー
の大容量化に伴い、メモリセルの占有面積を小さくする
必要性があるが、従来においてはメモリセルの占有面積
を小さくすると必然的に畜積電荷量が減少し、出力電圧
及びα線耐性の低下を招いたが、トレンチ８を利用して
コンデンサ１７を形成することとすれば。
により占有面積が小さく且つ比較的容量の大きなコンデ
ンサ１７を形成することができ、従って、高集積度のダ
イナミックＲＡＭを得ることができる。即ち、メモリー
の大容量化に伴い、メモリセルの占有面積を小さくする
必要性があるが、従来においてはメモリセルの占有面積
を小さくすると必然的に畜積電荷量が減少し、出力電圧
及びα線耐性の低下を招いたが、トレンチ８を利用して
コンデンサ１７を形成することとすれば。
トレンチ８を深くすることによりメモリセルの占有面積
を増すことなくコンデンサ１７の容量を大きくすること
ができる。従ってメモリの大容量化を図ることができる
。勿論、誘電体として機能するシリコン酸化膜１６を薄
くすることによっても容量を大きくすることができる。
を増すことなくコンデンサ１７の容量を大きくすること
ができる。従ってメモリの大容量化を図ることができる
。勿論、誘電体として機能するシリコン酸化膜１６を薄
くすることによっても容量を大きくすることができる。
その場合、シリコン酸化膜１６を薄くすると絶縁耐圧が
低くなるが、元来コンプリメンタリＭＯＳＩＣは比較的
低い電源電圧で駆動できるので絶縁耐性が若干低くなっ
ても問題にはならない６ 第３図は本発明半導体装置の製造方法の別の実施例を示
すものである。
低くなるが、元来コンプリメンタリＭＯＳＩＣは比較的
低い電源電圧で駆動できるので絶縁耐性が若干低くなっ
ても問題にはならない６ 第３図は本発明半導体装置の製造方法の別の実施例を示
すものである。
（Ａ）半導体基板ｌ上にシリコン酸化膜２を適宜な方法
、例えばＣＶＤ法により形成し、該シリコン酸化膜２の
トレンチを形成すべき部分を選択的エツチングにより除
去して窓開部３を形成する。
、例えばＣＶＤ法により形成し、該シリコン酸化膜２の
トレンチを形成すべき部分を選択的エツチングにより除
去して窓開部３を形成する。
（Ｂ）ＣＶＤ法により半導体基板１表面上に多結晶シリ
コン膜５を形成する。該多結晶シリコン膜５の厚さをｄ
ｌとすると、多結晶シリコン膜５の形成後における窓開
部３の幅Ｗ２はＷｌ−２ｄ１となる。
コン膜５を形成する。該多結晶シリコン膜５の厚さをｄ
ｌとすると、多結晶シリコン膜５の形成後における窓開
部３の幅Ｗ２はＷｌ−２ｄ１となる。
（Ｃ）次に、加熱酸化処理により多結晶シリコン膜５の
表面を酸化する。７はその酸化により窓開部３内周面に
形成されたシリコン酸化膜であり、該シリコン酸化膜７
の膜厚ｄ２は酸化時間をコントロールすることにより設
定通りの値にする６同図において破線は酸化前に−おけ
る多結晶シリコン膜５の表面の位置を示す。そ１−て、
膜厚ｄ２は酸化後における窓開部３の＠Ｗ３が所望の値
になるように設定する。
表面を酸化する。７はその酸化により窓開部３内周面に
形成されたシリコン酸化膜であり、該シリコン酸化膜７
の膜厚ｄ２は酸化時間をコントロールすることにより設
定通りの値にする６同図において破線は酸化前に−おけ
る多結晶シリコン膜５の表面の位置を示す。そ１−て、
膜厚ｄ２は酸化後における窓開部３の＠Ｗ３が所望の値
になるように設定する。
（Ｄ）異方性の良いＲＩＥによりシリコン酸化膜７をそ
の膜厚６２分だけ除去する。すると、窓開部３の内側面
にのみ幅が略ｄ２のシリコン酸化膜７が残存する。
の膜厚６２分だけ除去する。すると、窓開部３の内側面
にのみ幅が略ｄ２のシリコン酸化膜７が残存する。
（Ｅ）シリコン酸化膜７及びシリコン酸化膜２をマスク
として半導体基板１表面をＲＩＥによりエツチングして
トレンチ８を形成する。
として半導体基板１表面をＲＩＥによりエツチングして
トレンチ８を形成する。
尚、トレンチ８を形成するエツチングが多結晶シリコン
膜と半導体基板との間の選択性の悪いものである場合に
は第３図（Ｃ）に示す多結晶シリコン膜５に対する酸化
においてその表面部のみを酸化するのではなく全部を酸
化するようにすれば良い。その場合、Ｗ３は酸化で成長
する分ｄ１を見込んで多結晶シリコン膜５の膜厚を適宜
に設定することによりコントロールすることができる。
膜と半導体基板との間の選択性の悪いものである場合に
は第３図（Ｃ）に示す多結晶シリコン膜５に対する酸化
においてその表面部のみを酸化するのではなく全部を酸
化するようにすれば良い。その場合、Ｗ３は酸化で成長
する分ｄ１を見込んで多結晶シリコン膜５の膜厚を適宜
に設定することによりコントロールすることができる。
このような本方法によれば１ｐ以下の溝幅を有するトレ
ンチを高精度に形成することができる。
ンチを高精度に形成することができる。
発明の効果
以上に述べたように、本発明半導体装置の製造方法は、
半導体基板上の段差部上に半導体層を形成し、該半導体
層の少なくとも一部の耐エツチング性を上記半導体基板
の耐エツチング性よりも強くし、その部分を耐エツチン
グマスクとしてＬ記半導体基板を選択的にエツチングす
ることを特徴とするものであり、半導体基板上の段差部
上に形成した半導体層の耐エツチング性を高めた部分を
マスクとして半導体基板をエツチングしてトレンチを形
成するので、上記半導体層の厚さあるいは耐エツチング
性の高める部分の厚さをコントロールすることによりト
レンチの幅をコントロールすることができる。
半導体基板上の段差部上に半導体層を形成し、該半導体
層の少なくとも一部の耐エツチング性を上記半導体基板
の耐エツチング性よりも強くし、その部分を耐エツチン
グマスクとしてＬ記半導体基板を選択的にエツチングす
ることを特徴とするものであり、半導体基板上の段差部
上に形成した半導体層の耐エツチング性を高めた部分を
マスクとして半導体基板をエツチングしてトレンチを形
成するので、上記半導体層の厚さあるいは耐エツチング
性の高める部分の厚さをコントロールすることによりト
レンチの幅をコントロールすることができる。
第１図（Ａ）乃至（Ｆ）は本発明半導体装置の製造方法
の実施の一例を工程順に説明するための断面図、第２図
（Ａ）、（Ｂ）は本発明方法により形成されたトレンチ
の各別の利用例を示す断面図、第３図（Ａ）乃至（Ｅ）
は本発明の各別の実施例を工程順に説明するための断面
図である。 符号の説明 １・・・半導体基板、 ５．６拳・・半導体層、 ７
・・・耐エツチング性が強められた部分 凹 尾 川 秀
昭２ｇ乙りム牙１図 （Ａ） オ１図 牙３図 （Ａ） −１６へ−
の実施の一例を工程順に説明するための断面図、第２図
（Ａ）、（Ｂ）は本発明方法により形成されたトレンチ
の各別の利用例を示す断面図、第３図（Ａ）乃至（Ｅ）
は本発明の各別の実施例を工程順に説明するための断面
図である。 符号の説明 １・・・半導体基板、 ５．６拳・・半導体層、 ７
・・・耐エツチング性が強められた部分 凹 尾 川 秀
昭２ｇ乙りム牙１図 （Ａ） オ１図 牙３図 （Ａ） −１６へ−
Claims (1)
- （１）半導体基板上の段差部上に半導体層を形成し、該
半導体層の少なくとも一部の耐エッチング性を上記半導
体基板の耐エッチング性よりも強くし、その部分を耐エ
ッチングマスクとして上記半導体基板を選択的にエッチ
ングすることを特徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14252984A JPS6122630A (ja) | 1984-07-10 | 1984-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14252984A JPS6122630A (ja) | 1984-07-10 | 1984-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6122630A true JPS6122630A (ja) | 1986-01-31 |
Family
ID=15317476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14252984A Pending JPS6122630A (ja) | 1984-07-10 | 1984-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122630A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022860U (ja) * | 1983-07-23 | 1985-02-16 | ロ−ム株式会社 | プリント配線基板 |
| US5466637A (en) * | 1992-09-09 | 1995-11-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned contact in semiconductor device |
| JP2008533725A (ja) * | 2005-03-11 | 2008-08-21 | ヴィシェイ−シリコニックス | 狭小半導体溝構造 |
| JP2010010278A (ja) * | 2008-06-25 | 2010-01-14 | Sharp Corp | 半導体装置の製造方法、エッチング幅の補正方法、半導体装置およびｍｏｓ型トランジスタ |
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| US10354920B2 (en) | 2011-11-22 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
-
1984
- 1984-07-10 JP JP14252984A patent/JPS6122630A/ja active Pending
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