JP2008533725A - 狭小半導体溝構造 - Google Patents

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Abstract

狭小半導体溝構造用のシステムおよび方法が提供される。第1の方法の実施例では、狭小溝を形成するための方法は、基板上に第1の絶縁材料の層を形成するステップと、前記第1の絶縁材料の層を貫通し、前記基板内に至る溝を形成するステップとを有する。前記第1の層上および前記溝の露出部上には、第2の絶縁材料が形成され、その後、前記第2の絶縁材料は、前記第1の絶縁材料の層上および前記溝の底部から除去される。溝は、エピタキシャル材料で充填され、その後、前記第1の絶縁材料の層が除去される。前記第2の絶縁材料の残りの部分を除去することにより、狭小溝が形成される。

Description

本発明は、半導体製作の分野に関し、特に、半導体に狭小溝構造を形成するシステムおよび方法に関する。
本出願は、2005年3月11日にChau（ショー）らによって出願された、代理人整理番号VISH-8735、米国仮出願第60／661,198号の利益を主張するものであり、この内容は、本願の参照文献として取り入れられている。
現在の半導体装置における特徴物寸法すなわち臨界寸法の絶え間ない微細化により、様々な種類の半導体装置において、半導体密度が上昇し続けている。しかしながら、例えば、パワー半導体、および例えばダイナミックランダムアクセスメモリのようなメモリ半導体において広く利用されている、半導体に溝を加工する従来の方法は、そのような半導体処理における臨界寸法の低下に対応する、狭小溝の構成に対する絶え間ない課題にさらされている。また、いくつかの半導体用途では、処理寸法の微細化を緩和するため、パワー密度および／または電圧に対して、要求がなされる場合もある。
このように、狭小半導体溝構造用のシステムおよび方法に対する要望がある。
従って、狭小半導体溝構造用のシステムおよび方法について、開示する。第1の方法の実施例では、狭小溝を形成する方法は、基板上に、絶縁材料の第1の層を形成するステップと、前記絶縁材料の前記第1の層を貫通して、前記基板内に至る溝を形成するステップと、を有する。前記第1の層上、および前記溝の露出された部分の上部には、第2の絶縁材料が形成され、前記第2の絶縁材料は、前記絶縁材料の前記第1の層、および前記溝の底部から除去される。前記溝は、エピタキシャル材料で充填され、前記絶縁材料の第1の層が除去される。前記第2の絶縁材料の残留部分を除去することにより、狭小溝が形成される。
本発明の別の実施例では、半導体装置は、当該半導体装置の製造に使用される半導体処理の臨界寸法の一つの溝よりも小さな寸法の幅を有する溝を備える。
本発明の別の方法の実施例では、半導体基板内に、第1の溝が形成される。前記第1の溝に隣接して、これと平行に、第1の材料の層が設置される。前記第1の材料の層に隣接して、これと平行に、第2の材料の層が設置される。前記第2の材料の層を残したまま、前記第1の材料の層が除去され、狭小溝が形成される。
添付図面に示された例を参照して、本発明の各種実施例の詳細を説明する。これらの実施例に関して、本発明を説明するが、これらの説明は、本発明をこれらの実施例に限定するものではないことを理解する必要がある。逆に、本発明は、特許請求の範囲に記載の本発明の思想および範囲に含まれる、代替物、変更物、等価物にも及ぶものである。また、以下の本発明の詳細な説明において、多くの特定の細部は、本発明を良く理解するために示されたものである。しかしながら、本発明は、これらの特定の細部を有さずに実施しても良いことは、当業者には明らかである。他の例では、良く知られた方法、手順、部材、および回路については、本発明が不必要に不明確になることを避けるため、詳細が示されていない。
通常の場合、従来の半導体処理技術では、例えば、半導体処理プロセスの臨界寸法（CD）未満の幅を有する、狭小な鉛直溝を製作することはできない。通常、最小溝幅は、リソグラフィー処理の能力によって決定される。
より狭小な溝を形成するため、より微細な臨界寸法を有する処理プロセスを用いても、常に商業化が可能になるとは限られない。例えば、いかなる時点においても、利用可能な最小処理プロセス形状が存在する。また、多くの場合、改良された処理形状を得ようとすると、その利益の見返りとして、製品が極めて高額なものとなってしまい、狭小の溝が有意とはいえ、これは好ましくない。
図1には、本発明の実施例による狭小溝を形成する中間段階での、ウェハの側断面を示す。図1には、第1の絶縁層110が示されており、これは、例えば、基板101の上部に成長させた酸化物または窒化物である。本発明の実施例は、例えばシリコンまたはゲルマニウムなど、多くの基板に対して適しており、さらに、エピタキシャル層内および／または上での形成を含む、各種ドーピングレベルに対しても適していることは、明らかである。
図2には、本発明の実施例による狭小溝を形成する中間段階での、ウェハの側断面を示す。図2には、従来の溝エッチング技術によって形成された溝120が示されており、この溝は、第1の絶縁層110を貫通して、基板101内に到達している。通常、溝120の深さは、溝を利用する半導体装置の構造に依存する。
溝120の形成後、露出表面全体には、第2の絶縁膜115が成膜され、あるいは成長される。例えば、第2の絶縁膜115は、第1の絶縁層110の上部、ならびに溝120の壁および底部に成膜され、または成長される。
図3には、本発明の実施例による狭小溝を形成する中間段階での、ウェハの側断面を示す。図3には、ブランケットドライエッチング処理プロセスによって、溝120の上部および底部から、第2の絶縁膜115を除去した後の溝構造が示されている。
図4には、本発明の実施例による狭小溝を形成する中間段階での、ウェハの側断面を示す。図4には、選択エピタキシャル成長処理プロセスによって、結晶エピタキシャル充填物130で充填された溝120が示されている。本発明による実施例は、n型もしくはp型のドープ材料、または未ドープ材料を有するエピタキシャル充填物130に特に適している。
図5には、本発明の実施例による狭小溝を形成する中間段階での、シリコンウェハの側断面を示す。図5には、第1の絶縁層110の残りの部分が化学的機械的研磨処理によって除去された後の、溝120が示されている。
図6には、本発明の実施例による狭小溝を形成する中間段階での、ウェハの側断面を示す。図6には、第2の絶縁層115の残りの部分（図5）がエッチング処理プロセスによって除去された後の、充填物130が示されている。
充填物130の側部に沿った第2の絶縁層115（図5）の除去によって、本発明の実施例による狭小溝140が製作されることは明らかである。
図7には、本発明の実施例による完成した狭小溝を備えるウェハの側断面を示す。図7には、水素雰囲気での高温熱処理によって、溝のコーナー部および／または表面が平滑化された後の、狭小溝140が示されている。
通常の場合、絶縁材料115は、例えば、半導体処理プロセスの臨界寸法よりも微細な、より薄い厚さで形成することができることは明らかである。結果的に、本発明の実施例により半導体に形成された溝は、半導体の製作に使用される半導体処理プロセスの臨界寸法に比べて、より薄く（狭小に）することができる。例えば、1.0μmの処理プロセスで、試作品の溝として、200Å乃至300Åの幅のものを構成することができる。シミュレーションの結果では、この方法により、約100Å未満の幅の溝を製作することができることが予測されている。そのような溝は、通常の処理プロセスによる臨界寸法に対して、1000倍以上微細化することができる。
図8には、本発明の実施例による狭小溝を形成するための、半導体製作プロセス800を示す。ステップ810では、基板上に絶縁材料の第1の層が形成される。この絶縁材料は、例えば、PECVD法または熱成長法により、成膜されても良い。
ステップ820では、第1の絶縁材料の層を貫通し、基板内にまで至る溝が形成される。ステップ830では、第1の層上および溝の露出部分上に、第2の絶縁材料が形成される。
ステップ840では、例えば、ブランケットドライエッチング処理プロセスを用いて、第1の絶縁材料の層および溝の底部から、第2の絶縁材料が除去される。
ステップ850では、例えば選択エピタキシャル成長処理プロセスを用いて、溝にエピタキシャル材料が充填される。ステップ860では、例えば化学的機械的研磨処理によって、第1の絶縁材料の層が除去される。
ステップ870では、第2の絶縁材料の残りの部分を除去することにより、狭小溝が形成される。
必要であれば、ステップ880において、水素雰囲気で高温熱処理を実施し、溝の表面を平滑化しても良い。
フロー図800に示された実施例の方法では、特定の手順および回数の処理が示されているが、本発明は、別の実施例にも適している。例えば、本発明では、当該方法において示されている全ての手順は、必ずしも必要ではない。また、本実施例に示された処理に、追加の手順を加えても良い。同様に、一連の手順は、用途に応じて変更しても良い。
本願の新しい方法では、半導体プロセスの臨界寸法に比べて、極めて狭小の溝を形成することができる。そのような狭小溝は、垂直（鉛直）チャネル半導体の密度を有意に高めることができるとともに、例えば垂直パワー金属酸化物半導体（MOSFET）において、そのような装置の抵抗を有意に低下させることができる。
このように、本発明による実施例では、狭小半導体溝構造用のシステムおよび方法が提供される。また、前述の利点に加えて、本発明の実施例では、半導体プロセスの臨界寸法に比べて、極めて微細な幅を有する溝を構成することが可能な、狭小半導体溝構造用のシステムおよび方法が提供される。前述の利点の他のさらなる利点として、狭小半導体溝構造のシステムおよび方法は、既存の半導体処理システムおよび製造プロセスと共存でき、これを補完することが可能な方法で提供される。
以上、本発明による実施例では、狭小半導体溝構造について説明した。本発明を特定の実施例について説明したが、本発明は、そのような実施例に限定されるものと解してはならないことに留意する必要がある。本発明は、特許請求の範囲により定められる。
本発明の実施例による、狭小溝を形成するための中間段階における、ウェハの側断面図である。 本発明の実施例による、狭小溝を形成するための中間段階における、ウェハの側断面図である。 本発明の実施例による、狭小溝を形成するための中間段階における、ウェハの側断面図である。 本発明の実施例による、狭小溝を形成するための中間段階における、ウェハの側断面図である。 本発明の実施例による、狭小溝を形成するための中間段階における、ウェハの側断面図である。 本発明の実施例による、狭小溝を形成するための中間段階における、ウェハの側断面図である。 本発明の実施例による、完成した狭小溝を有するウェハの側断面図である。 本発明の実施例による、狭小溝を形成するための方法を示した図である。

Claims (20)

  1. 狭小溝を形成するための半導体製造方法であって、
    基板上に第1の絶縁材料の層を形成するステップと、
    前記第1の絶縁材料の層を貫通し、前記基板内に至る溝を形成するステップと、
    前記第1の層上および前記溝の露出部上に、第2の絶縁材料を形成するステップと、
    前記第1の絶縁材料の層および前記溝の底部から、前記第2の絶縁材料を除去するステップと、
    前記溝をエピタキシャル材料で充填するステップと、
    前記第1の絶縁材料の層を除去するステップと、
    前記第2の絶縁材料の残りの部分を除去して、狭小溝を形成するステップと、
    を有する方法。
  2. 前記第1の絶縁材料の層を形成するステップは、前記第1の絶縁材料を成長させるステップを有することを特徴する請求項1に記載の方法。
  3. 前記第2の絶縁材料を形成するステップは、前記第2の絶縁材料を成長させるステップを有することを特徴する請求項1または2に記載の方法。
  4. 前記第2の絶縁材料を除去するステップは、ブランケットドライエッチング処理プロセスを適用するステップを有することを特徴する請求項1乃至3のいずれか一つに記載の方法。
  5. 前記充填するステップは、エピタキシャル材料を成長させるステップを有することを特徴する請求項1乃至4のいずれか一つに記載の方法。
  6. 前記第1の絶縁材料の層を除去するステップは、化学的機械的研磨処理を適用するステップを有することを特徴する請求項1乃至5のいずれか一つに記載の方法。
  7. さらに、水素を含む雰囲気で、前記基板を高温で熱処理するステップを有することを特徴する請求項1乃至6のいずれか一つに記載の方法。
  8. 溝を有する半導体装置であって、
    前記溝は、当該半導体装置を製作する際に使用される半導体処理プロセスの臨界寸法の1／10未満の幅寸法を有することを特徴とする半導体装置。
  9. 前記溝は、当該半導体装置を製作する際に使用される半導体処理プロセスの臨界寸法の1／100未満の幅寸法を有することを特徴する請求項8に記載の半導体装置。
  10. 前記溝は、当該半導体装置を製作する際に使用される半導体処理プロセスの臨界寸法の1／1000未満の幅寸法を有することを特徴する請求項8に記載の半導体装置。
  11. さらに、前記溝に隣接して設置された、前記溝とほぼ同じ深さのエピタキシャル材料の領域を有することを特徴する請求項8乃至10のいずれか一つに記載の半導体装置。
  12. 前記エピタキシャル材料は、当該半導体装置の基板のキャリア型とは反対のキャリア型であることを特徴する請求項11に記載の半導体装置。
  13. 前記エピタキシャル材料の領域は、前記溝の片方の側面にのみ設置されることを特徴する請求項11に記載の半導体装置。
  14. さらに、前記溝に隣接する垂直チャネルを有することを特徴する請求項8乃至13のいずれか一つに記載の半導体装置。
  15. 狭小溝を形成するための方法であって、
    半導体基板に第1の溝を形成するステップと、
    前記第1の溝に隣接して、前記第1の溝の端部に対して実質的に平行に、第1の材料の層を設置するステップと、
    前記第1の材料の層に隣接して、前記第1の材料の層の端部に対して実質的に平行に、第2の材料の層を設置するステップと、
    前記第2の材料の層を残したまま、前記第1の材料の層を除去して、狭小溝を形成するステップと、
    を有する方法。
  16. 前記第1の材料の層は、絶縁材料を含むことを特徴する請求項15に記載の方法。
  17. 前記第2の材料の層は、前記半導体基板を含む材料のエピタキシャルな形態を有することを特徴する請求項15または16に記載の方法。
  18. 前記狭小溝は、前記半導体基板上に半導体装置を製作する際に使用される半導体プロセスの臨界寸法に比べて、1／10未満の幅の寸法を有することを特徴する請求項15乃至17のいずれか一つに記載の方法。
  19. 前記第1の材料の層を設置するステップは、前記材料を成長させるステップを有することを特徴する請求項15乃至18のいずれか一つに記載の方法。
  20. 前記第2の材料の層を設置するステップは、前記材料を成長させるステップを有することを特徴する請求項15乃至19のいずれか一つに記載の方法。
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