JPS61256739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61256739A JPS61256739A JP60098089A JP9808985A JPS61256739A JP S61256739 A JPS61256739 A JP S61256739A JP 60098089 A JP60098089 A JP 60098089A JP 9808985 A JP9808985 A JP 9808985A JP S61256739 A JPS61256739 A JP S61256739A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は狭いウェル分離幅をもつＣＭＯ３半導体装置の
ウェル形成までの製造方法に関するものである。
ウェル形成までの製造方法に関するものである。
（従来の技術）
ＣＭＯ３半導体装置においては装置の微細化に伴ない異
常な電流が発生するラッチアップ現象が問題となってい
る。この現象を防ぐためにはウェルとウェル外の導電型
の異なる部分との間に深い絶縁分離部が必要であり、そ
のためにＳｉ基板に深い溝を掘って、その溝に絶縁膜を
埋め込む方法や、絶縁物の分離壁をＳｉ基板上に形成し
たのち、Ｓｉの選択エピタキシャル成長により、分離壁
間を単結晶Ｓｉで埋め込む方法がある６ たとえば、（ＩＥＥＥ Ｉｎｔ、 Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔ−ｉｎｇ Ｔｅｃｈ、 Ｄｉｇ
、 Ｐａｐａｒｓ ｐｐ、２４１．１９８２ ’Ｎ０Ｖ
ＥＬＤＥＶＩＣＥ ｌ５ＯＬＡＴＩＯＮ ＴＥＣＨＮＯ
ＬＯＧＹ ＷＩＴＨ５ＥＬＥＣＴＩＶＥＥＰＩＴＡＸＩ
ＡＬ ＧＲＯすＴＨ”）に示されている方法を用いた従
来例を第２図に基づいて説明する。
常な電流が発生するラッチアップ現象が問題となってい
る。この現象を防ぐためにはウェルとウェル外の導電型
の異なる部分との間に深い絶縁分離部が必要であり、そ
のためにＳｉ基板に深い溝を掘って、その溝に絶縁膜を
埋め込む方法や、絶縁物の分離壁をＳｉ基板上に形成し
たのち、Ｓｉの選択エピタキシャル成長により、分離壁
間を単結晶Ｓｉで埋め込む方法がある６ たとえば、（ＩＥＥＥ Ｉｎｔ、 Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔ−ｉｎｇ Ｔｅｃｈ、 Ｄｉｇ
、 Ｐａｐａｒｓ ｐｐ、２４１．１９８２ ’Ｎ０Ｖ
ＥＬＤＥＶＩＣＥ ｌ５ＯＬＡＴＩＯＮ ＴＥＣＨＮＯ
ＬＯＧＹ ＷＩＴＨ５ＥＬＥＣＴＩＶＥＥＰＩＴＡＸＩ
ＡＬ ＧＲＯすＴＨ”）に示されている方法を用いた従
来例を第２図に基づいて説明する。
第２図（ａ）ないしくｄ）は従来例の製造方法を工程順
に示した断面図である。
に示した断面図である。
同図において、Ｐ型車結晶Ｓｉ基板１上に熱酸化膜２を
１ないし２μｍの厚さに成長させる（第２図（ａ））、
次に熱酸化膜２上にフォトリソグラフィにより５ｕｎ２
分離壁３を形成する部分だけフォトレジストを残し、そ
れをマスクして熱酸化膜２の異方性エツチングによりＳ
ｉｎ、分離壁３を形成する。
１ないし２μｍの厚さに成長させる（第２図（ａ））、
次に熱酸化膜２上にフォトリソグラフィにより５ｕｎ２
分離壁３を形成する部分だけフォトレジストを残し、そ
れをマスクして熱酸化膜２の異方性エツチングによりＳ
ｉｎ、分離壁３を形成する。
次に後に行なう選択エピタキシャル時のキャリアガスに
よるＳｉＯ□分離壁３のエツチングを防ぐための保護膜
４を多結晶Ｓｉあるいは５Ｌ３Ｎ、膜により形成する（
第２図（ｂ））。保護膜４の形成は、Ｓｉ基板１全面に
、たとえば０．１μｍの厚さの多結晶Ｓｉを堆積したの
ちに、多結晶Ｓｉの異方性エツチングを施こすことによ
り行なわれる。次に５ｉＨ２ＣＩ２−Ｈ，系にＨ（Ｊを
混合したガスを用いて減圧下でＳｉ基板が表面に露出し
ている部分にだけ選択的にＳｉのエピタキシャル成長を
行ない、単結晶Ｓｉ埋込み部５を形成する。このＳｉの
選択エピタキシャル成長時に。
よるＳｉＯ□分離壁３のエツチングを防ぐための保護膜
４を多結晶Ｓｉあるいは５Ｌ３Ｎ、膜により形成する（
第２図（ｂ））。保護膜４の形成は、Ｓｉ基板１全面に
、たとえば０．１μｍの厚さの多結晶Ｓｉを堆積したの
ちに、多結晶Ｓｉの異方性エツチングを施こすことによ
り行なわれる。次に５ｉＨ２ＣＩ２−Ｈ，系にＨ（Ｊを
混合したガスを用いて減圧下でＳｉ基板が表面に露出し
ている部分にだけ選択的にＳｉのエピタキシャル成長を
行ない、単結晶Ｓｉ埋込み部５を形成する。このＳｉの
選択エピタキシャル成長時に。
たとえばＢ、 Ｈ，ガスを成長ガスと混合させることに
よりＰ型のＳｉ埋込み部５ができる（第２図（Ｃ））。
よりＰ型のＳｉ埋込み部５ができる（第２図（Ｃ））。
続いてＳｉ埋込み部５のうちＮウェルを形成する領域に
燐のイオン注入を行ない、熱処理を施こして燐を拡散さ
せＮウェル６を形成する（第２図（ｄ））。
燐のイオン注入を行ない、熱処理を施こして燐を拡散さ
せＮウェル６を形成する（第２図（ｄ））。
以上の工程によりＣＭＯ３半導体装置の絶縁分離部およ
びウェル形成までの製造がなされるが、さらにＰ型Ｓｉ
埋込み部５上にはｎチャンネルトランジスタ、Ｎウェル
６上にはＰチャンネルトランジスタが形成されてＣＭＯ
３半導体装置が完成する。
びウェル形成までの製造がなされるが、さらにＰ型Ｓｉ
埋込み部５上にはｎチャンネルトランジスタ、Ｎウェル
６上にはＰチャンネルトランジスタが形成されてＣＭＯ
３半導体装置が完成する。
（発明が解決しようとする問題点）
上記の従来例では、まず絶縁分離部の分離幅がフォトリ
ソグラフィの解像度とＳｉｎ、の異方性エツチングの加
工精度とによって制限され、最小分離幅としてせいぜい
０．６μｍ程度となり、より狭い分離部を得ることは困
難であった。またウェルを作る工程が選択エピタキシャ
ル成長後に必要とされた。
ソグラフィの解像度とＳｉｎ、の異方性エツチングの加
工精度とによって制限され、最小分離幅としてせいぜい
０．６μｍ程度となり、より狭い分離部を得ることは困
難であった。またウェルを作る工程が選択エピタキシャ
ル成長後に必要とされた。
本発明の目的は、従来の欠点を解消し、簡易な工程で分
離幅の小さなＣＭＯ５半導体装置を製造する方法を提供
することである。
離幅の小さなＣＭＯ５半導体装置を製造する方法を提供
することである。
（問題点を解決するための手段）
本発明の半導体装置の製造方法は、Ｓｉ基板上に異方性
エツチングにより凹部を設け、その底面だけＳｉが露出
し、他の部分は絶縁膜で被覆された構造を絶縁膜の異方
性エツチングを利用して形成したのちに、基板Ｓｉと反
対導電型Ｓｉの選択エピタキシャル成長を行ない、前記
凹部を埋め込むことにより、絶縁分離部形成とウェル形
成とを行なうものである。
エツチングにより凹部を設け、その底面だけＳｉが露出
し、他の部分は絶縁膜で被覆された構造を絶縁膜の異方
性エツチングを利用して形成したのちに、基板Ｓｉと反
対導電型Ｓｉの選択エピタキシャル成長を行ない、前記
凹部を埋め込むことにより、絶縁分離部形成とウェル形
成とを行なうものである。
（作 用）
本発明により、分離幅がＳｉ基板に形成された凹部の側
面に形成された絶縁膜により決定されるため、分離幅を
小さく形成することができる。またＳｉの選択エビタキ
シャル工程終了後にウェルも形成されているため、ウェ
ル形成のための熱拡散工程を必要としない。
面に形成された絶縁膜により決定されるため、分離幅を
小さく形成することができる。またＳｉの選択エビタキ
シャル工程終了後にウェルも形成されているため、ウェ
ル形成のための熱拡散工程を必要としない。
（実施例）
本発明の一実施例を第１図に基づいて説明する。
第１図（ａ）ないしくｆ）は本発明の半導体装置の製造
方法を工程順に示した断面図である。同図において第２
図の従来例と同一部分に関しては同一符号を付し、その
説明を省略する。
方法を工程順に示した断面図である。同図において第２
図の従来例と同一部分に関しては同一符号を付し、その
説明を省略する。
Ｐ型Ｓｉ基板１上に厚さ１μｍの熱酸化膜２、あるいは
ＣｖＤによるＳｉｎ、膜を堆積し、Ｓｉ基板１凹部形成
部分をエツチングすることによりＳｉ異方性エツチング
のマスク材料７とする。マスク材料７をマスクにしてＳ
ｉの異方性エツチングを２ないし４μｍの深さになるま
で行ない、基板表面に垂直な側面をもつ凹部を形成する
（第１図（ａ））。
ＣｖＤによるＳｉｎ、膜を堆積し、Ｓｉ基板１凹部形成
部分をエツチングすることによりＳｉ異方性エツチング
のマスク材料７とする。マスク材料７をマスクにしてＳ
ｉの異方性エツチングを２ないし４μｍの深さになるま
で行ない、基板表面に垂直な側面をもつ凹部を形成する
（第１図（ａ））。
次にＳｉ基板１の表面の熱酸化を行ない、厚さ０．４ｐ
ｍの５ｕｎ２膜８を形成する（第１図（ｂ））。このと
き、Ｓｉ基板１の凹部以外の表面はマスク材料２が残っ
ているので、凹部底面および側面上のＳｕｎ、膜８の厚
さより厚くなっている。この状態で全面にＣＨＦ３ガス
をエツチングガスとしてＳｉＯ□の異方性エツチングを
Ｓｉ基板１の凹部のＳｉｎ、膜８が除去されるまで行な
う（第１図（ｃ））、このエツチング終了後、凹部以外
のＳｉ基板１表面にはＳｉｎ、が残存し、また凹部の側
面はエツチングが異方性であるために、はぼ形成時の膜
厚を保ったＳｕｎ、膜８が残存し、Ｓｉ基板１凹部の底
面だけＳｉ基板１が露出した状態となる。
ｍの５ｕｎ２膜８を形成する（第１図（ｂ））。このと
き、Ｓｉ基板１の凹部以外の表面はマスク材料２が残っ
ているので、凹部底面および側面上のＳｕｎ、膜８の厚
さより厚くなっている。この状態で全面にＣＨＦ３ガス
をエツチングガスとしてＳｉＯ□の異方性エツチングを
Ｓｉ基板１の凹部のＳｉｎ、膜８が除去されるまで行な
う（第１図（ｃ））、このエツチング終了後、凹部以外
のＳｉ基板１表面にはＳｉｎ、が残存し、また凹部の側
面はエツチングが異方性であるために、はぼ形成時の膜
厚を保ったＳｕｎ、膜８が残存し、Ｓｉ基板１凹部の底
面だけＳｉ基板１が露出した状態となる。
次に、従来例と同様の理由で多結晶ＳｉあるいはＳｉ３
Ｎ４で形成される保護膜４を、従来例と同じ方法で形成
する（第１図（ｄ））。続いてＳｉの選択エピタキシャ
ル成長を、従来例と同様にＳｉＨ，Ｃら−Ｈ，−ＨＣｌ
系ガスを用いて減圧下で行なうが、このときに不純物ド
ーピングガスとして、ＰＨ３を導入しておき、エピタキ
シャル層がＮ型Ｓｉとなるようにする。エピタキシャル
成長を四部以外のＳｉ表面と同一の高さになるまで行な
うと、この選択エピタキシャル部分がＮウェル６となる
（第１図（ｅ））。
Ｎ４で形成される保護膜４を、従来例と同じ方法で形成
する（第１図（ｄ））。続いてＳｉの選択エピタキシャ
ル成長を、従来例と同様にＳｉＨ，Ｃら−Ｈ，−ＨＣｌ
系ガスを用いて減圧下で行なうが、このときに不純物ド
ーピングガスとして、ＰＨ３を導入しておき、エピタキ
シャル層がＮ型Ｓｉとなるようにする。エピタキシャル
成長を四部以外のＳｉ表面と同一の高さになるまで行な
うと、この選択エピタキシャル部分がＮウェル６となる
（第１図（ｅ））。
次に弗酸系バッファ液を用いて表面のＳｊＯ□を除去す
ると、Ｓｉ基板１の凹部側面に形成された熱酸化膜８が
絶縁分離部９となった状態が実現される（第１図（ｆ）
）、こののち、Ｐ型Ｓｉ基板１の上にはｎチャネルトラ
ンジスタが、Ｎウェル６の上にはＰチャネルトランジス
タが形成され、それぞれが配線により接続されてＣＭＯ
３半導体装置が完成する。
ると、Ｓｉ基板１の凹部側面に形成された熱酸化膜８が
絶縁分離部９となった状態が実現される（第１図（ｆ）
）、こののち、Ｐ型Ｓｉ基板１の上にはｎチャネルトラ
ンジスタが、Ｎウェル６の上にはＰチャネルトランジス
タが形成され、それぞれが配線により接続されてＣＭＯ
３半導体装置が完成する。
なお、上記の実施例において、Ｐ型とＮ型を入れ換えた
構造でもよく、また分離絶縁材料として熱酸化膜を用い
たが、他の絶縁材料、たとえばＣＶＤ法で形成された５
ｉｎ２やＳｉ、 Ｎ４膜を用いてもよい。
構造でもよく、また分離絶縁材料として熱酸化膜を用い
たが、他の絶縁材料、たとえばＣＶＤ法で形成された５
ｉｎ２やＳｉ、 Ｎ４膜を用いてもよい。
上記の実施例によれば、絶縁分離幅はＳｉ基板に形成さ
れた凹部の側面に形成された絶縁膜の厚さによって決定
されるため、分離部を狭くかつ制御性よく形成すること
が可能となる。
れた凹部の側面に形成された絶縁膜の厚さによって決定
されるため、分離部を狭くかつ制御性よく形成すること
が可能となる。
また、ＣＭＯ５半導体装置を形成するためにはＳｉ基板
表面に導電型の異なる２つの領域が必要であるが、一方
の導電型領域として出発材料であったＳｉ基板そのもの
を使用するため、選択エピタキシャル成長視を行なうだ
けでウェル形成が可能となり、ウェル形成のための熱拡
散工程を必要としない。
表面に導電型の異なる２つの領域が必要であるが、一方
の導電型領域として出発材料であったＳｉ基板そのもの
を使用するため、選択エピタキシャル成長視を行なうだ
けでウェル形成が可能となり、ウェル形成のための熱拡
散工程を必要としない。
（発明の効果）
本発明によれば１分離幅の小さい絶縁分離部が制御性良
く形成され、かつ熱拡散工程を必要としないでウェルを
形成できるため、実用的にきわめて効果が大である。
く形成され、かつ熱拡散工程を必要としないでウェルを
形成できるため、実用的にきわめて効果が大である。
第１図（ａ）ないしくｆ）は本発明の一実施例による半
導体装置の製造工程順を示す断面図、第２図（ａ）ない
しくｄ）は従来の半導体装置の製造工程順を示す断面図
である。 １ ・・・Ｓｉ基板、 ２，８・・・熱酸化膜、 ３
・・・５ｉｎ２分離壁、 ４ ・・・保護膜、 ５ ・
・・Ｓｉ埋込み部、 ６・・・ウェル、 ７・・・マス
ク材料、９ ・・・絶縁分離部。 第１図 （ａ） （ｂ） （ｃ） 第１図 （ｅ） （ｆ） 第２図 （ａ） （ｂ） （ｃ） （ｄ）
導体装置の製造工程順を示す断面図、第２図（ａ）ない
しくｄ）は従来の半導体装置の製造工程順を示す断面図
である。 １ ・・・Ｓｉ基板、 ２，８・・・熱酸化膜、 ３
・・・５ｉｎ２分離壁、 ４ ・・・保護膜、 ５ ・
・・Ｓｉ埋込み部、 ６・・・ウェル、 ７・・・マス
ク材料、９ ・・・絶縁分離部。 第１図 （ａ） （ｂ） （ｃ） 第１図 （ｅ） （ｆ） 第２図 （ａ） （ｂ） （ｃ） （ｄ）
Claims (1)
- 一導電型Ｓｉ基板上に、Ｓｉの異方性エッチングにより
凹部を形成し、該凹部の底面だけＳｉが露出し、他の部
分を絶縁膜で被覆し、該絶縁膜の異方性エッチングによ
り形成した、前記Ｓｉ露出部へ、基板導電型と反対導電
型Ｓｉの選択的なエピタキシャル成長を行なって、前記
凹部を埋め込むことにより、絶縁分離部形成と、前記Ｓ
ｉ基板と反対導電型ウェル形成を行なうことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098089A JPS61256739A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098089A JPS61256739A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61256739A true JPS61256739A (ja) | 1986-11-14 |
Family
ID=14210613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098089A Pending JPS61256739A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61256739A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221109A (ja) * | 1986-03-24 | 1987-09-29 | Semiconductor Energy Lab Co Ltd | 被膜作製方法 |
| WO2006099354A1 (en) * | 2005-03-11 | 2006-09-21 | Vishay-Siliconix | Narrow semiconductor trench structure |
| US8409954B2 (en) | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
| US9425043B2 (en) | 2005-12-22 | 2016-08-23 | Vishay-Siliconix | High mobility power metal-oxide semiconductor field-effect transistors |
| US10354920B2 (en) | 2011-11-22 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232440A (ja) * | 1983-06-15 | 1984-12-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-05-10 JP JP60098089A patent/JPS61256739A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232440A (ja) * | 1983-06-15 | 1984-12-27 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221109A (ja) * | 1986-03-24 | 1987-09-29 | Semiconductor Energy Lab Co Ltd | 被膜作製方法 |
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| US9685524B2 (en) | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
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| US9887266B2 (en) | 2006-03-21 | 2018-02-06 | Vishay-Siliconix | Ultra-low drain-source resistance power MOSFET |
| US10354920B2 (en) | 2011-11-22 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
| US10720361B2 (en) | 2011-11-22 | 2020-07-21 | Taiwan Semiconductor Manufacturing Company | Methods and apparatus for MOS capacitors in replacement gate process |
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