JPS63292645A - 半導体装置のトレンチアイソレ−ション形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、溝部にＳｉ窒化膜及びポリシリコンを埋設し
て形成する半導体装置のトレンチアイソレーション形成
方法に関する。

［従来の技術］ トレンチアイソレーションは、半導体Ｓｉウェハの溝部
にＳｉ窒化膜及びポリシリコンを埋設して形成される。

この従来のトレンチアイソレーションの形成方法につい
て、第３図（ａ）乃至（Ｃ）を参照して説明する。

先ず、第３図（ａ）に示すように、Ｐ型Ｓｉウェハ３１
にＮ型エピタキシャル層３２を成長させた後、反応性イ
オンエツチングにより溝部を形成し、ＬＰＣＶＤ　（減
圧ＣＶＤ）法によりＳｉ窒化膜３３及びポリシリコン膜
３４ａ、３４ｂを順次被着させる。

次に、第３図（ｂ）に示すように、溝部にポリシリコン
膜３４ａが残存する程度に、ウェハ全面を反応性イオン
エツチングして、表面部のポリシリコン膜３４ｂを除去
する。

そして、第３図（Ｃ）に示すように、溝部のポリシリコ
ン膜３４ａの表面を熱酸化させて熱酸化膜３５を形成す
る。これにより、トレンチアイソレーションが形成され
る。

［発明が解決しようとする問題点コ 上述した従来のトレンチアイソレーションの形成力法は
、表面部のポリシリコン膜３４　’ｂを除去するために
、Ｓｉウェハ３１の全面が反応性イオンエツチンクにさ
らされるのて、ゴミが付着する確率か高くなると共に、
エツチング不良等も発生ずる。このため、歩留の低下及
び品質の低下が生ずるという欠点がある。また、反応性
イオンエツチャーは非常に高価な装置てあり、スループ
ッ１〜も小さいため、製造コストが高いという問題点も
ある。

本発明はかかる１ｆ情に鑑みてなされたものてあって、
表面部のポリシリコン膜を除去する際に反応性イオンエ
ツチング法を使用ぜす、従って、ゴミの付着及びエツチ
ング不良の発生か回避され、高歩留、高品質の半導体装
置を低コス１〜て製造することがてきる半導体装置の１
−レンチアイソレーション形成方法を提供することを目
的とする。

［問題点を解決するだめの手段］ 本発明に係る半導体装置のトレンチアイソレーション形
成方法は、半導体３ｉウエハに溝部を形成する工程と、
この溝部にＳｉ窒化膜及びポリシリコン膜を順次被着す
る工程と、ポリシリコン膜の表面部を熱酸化により酸化
させてＳｉ酸化膜を形成する工程と、このＳｉ酸化膜を
ウェットエツチングにより除去する工程とを有すること
を特徴とする。

［作用］ 本発明においては、表面部のポリシリコンを除去する場
合に、反応性イオンエツチングを使用しない。つまり、
ポリシリコン膜の表面部を熱酸化させてＳｉ酸化膜にし
た後、このＳｉ酸化膜を溝内の領域を残してウェットエ
ツチングにより除去する。従って、ウェハ表面がゴミの
付着にさらされることがなく、エツチング不良の発生が
回避される。

［実施例］ 次に、本発明の実施例について、第１図（ａ）乃至（ｃ
）を参照して説明する。

先ず、第１図（ａ）に示すように、従来法と同様にして
、Ｐ型Ｓｉウェハ１１」二にＮ型エピタキシャル層１２
を成長させた後、溝部を形成する。

そして、Ｌ　Ｐ　ＣＶ　Ｄ法により、例えば、厚さが０
．１μｍのＳｉ窒化膜１３及びポリシリコン膜１４ａ、
］、４ｂを順次被着する。なお、例えば、溝部の幅は約
１．５μｍ、深さは約６μｍであり、溝部をポリシリコ
ン膜１．４ａ、１４ｂて完全に埋めるためにはポリシリ
コン膜］、　４　ｂの厚さを約２μｍにする必要かある
。

次に、第１図（ｂ）に示すように、表面部のポリシリコ
ン膜］４ｂ（厚さ約２μｍ）を、熱酸化により酸化させ
てＳｉ酸化膜１５を形成する。このとき−？ｔ４部上の
Ｓｉ酸化膜１５の厚さが約４．５μｍになるように酸化
処理するが、表面のＳｉ窒化膜１３」−においてはポリ
シリコン膜１４ｂが全部酸化されてもＳｉ酸化膜］５の
厚さは約４．０μｍとなる。

次に、第１図（ｃ）に示すように、Ｓｉ酸化膜］５を、
例えば、バッフアート酸て約４．０μｍたけウェットエ
ツチングして除去する。これにより、ｉ’ｆ４部内にお
いてＳｉ酸化膜１６が残存し、Ｓｉ窒化膜］３上のＳｉ
酸化膜１５が除去されて、従来法により形成されるもの
と全く同様の形状を有するトレンチアイソレーションが
形成される。

このように、本発明においては、表面部ポリシリコン膜
１４ｂの熱酸化と、その熱酸化膜のウェットエツチング
とにより、トレンチアイソレーションを形成するから、
ウェハ全面が反応性イオンエッヂングにさらされること
はない。また、反応性イオンエツチャーに比して、熱酸
化炉及びウェットエツチャーは、清浄であり、ウェハへ
のゴミ付着は殆んどない。更に、製造のスループッ１へ
が大きく、処理装置も安価である。従って、低コス１〜
でトレンチアイソレーションを有する半導体装置を製造
することかできる。

次に、本発明の第２の実施例について、第２図（ａ）乃
至（ｅ）を参照して説明する。第２図（ａ）は第１図（
ａ）と全く同様の構造を有する。

つまり、符号２１はＰ型Ｓｉウェハ、２２はＮ型エピタ
キシャル層、２３はＳｉ窒化膜、２４ａ。

２４ｂはポリシリコン膜である。この実施例においては
、第２図（ｂ）に示すように、表面部ポリ＝６− シリコン膜２４ｂの表層部のみ熱酸化させる。例えば、
ポリシリコン膜２４ｂの厚さが２μｍの場合は１μｍの
深さ部分たけ熱酸化させて、Ｓｉ酸化膜２５を形成する
。

次に、第２図（ｃ）に示すように、Ｓｉ酸化膜２５をウ
ェットエツチングして除去する。そうすると、表面には
ポリシリコン膜２４ｂのうち、熱酸化されなかった部分
２４ｃが残存する。

次に、第２図（ｄ）に示すように、この表面ポリシリコ
ン膜２４ｂの残存部分２４　、ｃに対して、再度熱酸化
処理してＳｉ酸化膜２６を形成する。

そして、第２図（ｅ）に示ずように、このＳｉ酸化膜２
６をウェットエツチングすることにより、Ｓｉ窒化膜２
３上のＳｉ酸化膜２６が除去され、溝内にＳｉ酸化膜２
７が残存して第１図（Ｃ）と同様の構造を有するトレン
チアイソレーションが形成される。

この実施例においては、表面部ポリシリコン膜の熱酸化
とウェットエツチングとを２回に分けて行っており、こ
れにより酸化時間を短縮することができるという利点が
ある。この実施例と同様の考え方により、更に多数回の
ポリシリコンの熱酸化とその酸化膜ウェットエツチング
とを行なえば、更に一層酸化時間を短縮することが可能
となる。

また、この第１及び第２の実施例において、ポリシリコ
ン膜中にリン等をドーピングすれば、酸化速度が大きく
なり、酸化時間を更に短縮することが可能となる。

［発明の効果］ 以上説明したように、本発明によれば、表面部ポリシリ
コンを反応性イオンエツチングにより除去することとぜ
ず、ポリシリコンの熱酸化とその熱酸化膜のウェットエ
ツチングとによりトレンチアイソレーションを形成する
ので、高歩留及び高品質の半導体装置を低コストで製造
することがてきる。

【図面の簡単な説明】

第１図（ａ）乃至（ｃ）は本発明の第１の実施例を工程
順に示す断面図、第２図（ａ）乃至（ｅ）は本発明の第
２の実施例を工程順に示す断面図、第３図（ａ）乃至（
ｃ）は従来方法を工程順に示す断面図である。

Claims (1)

【特許請求の範囲】
1. 半導体Ｓｉウエハに溝部を形成する工程と、この溝部に
   Ｓｉ窒化膜及びポリシリコン膜を順次被着する工程と、
   ポリシリコン膜の表面部を熱酸化により酸化させてＳｉ
   酸化膜を形成する工程と、このＳｉ酸化膜を溝内の領域
   を残してウェットエッチングにより除去する工程とを有
   することを特徴とする半導体装置のトレンチアイソレー
   ション形成方法。