JPS61229339A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61229339A JPS61229339A JP7134285A JP7134285A JPS61229339A JP S61229339 A JPS61229339 A JP S61229339A JP 7134285 A JP7134285 A JP 7134285A JP 7134285 A JP7134285 A JP 7134285A JP S61229339 A JPS61229339 A JP S61229339A
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
素子分離用構内に多結晶半導体を埋込んだ半導体装置に
おいて、素子分離に必要なｉ（第二の溝）を比較的深く
形成すると共に、フィールド分離用の比較的浅い溝（第
一の溝）を形成し、前者の溝には多結晶半導体を埋込ん
だ上に気相成長膜を設け、後者の溝には気相成長膜を設
けることにより、深い溝でのボイドの発生を防ぐと共に
、フィールドでの寄生の配線容量を低減可能とする。
おいて、素子分離に必要なｉ（第二の溝）を比較的深く
形成すると共に、フィールド分離用の比較的浅い溝（第
一の溝）を形成し、前者の溝には多結晶半導体を埋込ん
だ上に気相成長膜を設け、後者の溝には気相成長膜を設
けることにより、深い溝でのボイドの発生を防ぐと共に
、フィールドでの寄生の配線容量を低減可能とする。
本発明は、集積回路のフィールド領域に気相成長絶縁膜
を設け、素子分離領域には深い溝を設け、多結晶半導体
を埋込み、かつ、上記の気相成長絶縁膜を重ねて絶縁を
図った半導体装置に関する。
を設け、素子分離領域には深い溝を設け、多結晶半導体
を埋込み、かつ、上記の気相成長絶縁膜を重ねて絶縁を
図った半導体装置に関する。
半導体集積回路の高密度化をはかるために狭くかつ深い
溝を半導体基板に形成して絶縁物で埋め戻すことによっ
て素子分離領域を形成する技術が広く検討されている。
溝を半導体基板に形成して絶縁物で埋め戻すことによっ
て素子分離領域を形成する技術が広く検討されている。
特に、完全な素子分離を必要とするバイポーラ型集積回
路においてはＵ字状の溝を素子分離に通用した技術が既
に実用化されている。
路においてはＵ字状の溝を素子分離に通用した技術が既
に実用化されている。
これは、Ｕ溝１０ Ｐ （ｌ５ｏｌａｔｉｏｎ ｗｉｔ
ｈ ０ｘｉｄｅａｎｄ Ｐｏ１ｙｓｉｌｉｃｏｎ ）と
して周知であり、素子分離幅がリソグラフィーで制約さ
れる程度にまで狭くできるので集積回路の高密度化には
有利であるが、素子分離幅が統一されているので活性素
子が形成されない領域（フィールド領域）及び活性素子
領域には同程度の厚さの酸化膜しか形成されないため配
線−基板間の容量を小さくすることができないという問
題を有している。
ｈ ０ｘｉｄｅａｎｄ Ｐｏ１ｙｓｉｌｉｃｏｎ ）と
して周知であり、素子分離幅がリソグラフィーで制約さ
れる程度にまで狭くできるので集積回路の高密度化には
有利であるが、素子分離幅が統一されているので活性素
子が形成されない領域（フィールド領域）及び活性素子
領域には同程度の厚さの酸化膜しか形成されないため配
線−基板間の容量を小さくすることができないという問
題を有している。
かかる問題を解決するため、Ｕ溝を利用した素子分離技
術において活性素子が形成されないフィールド領域、あ
るいは、バイポーラトランジスタのコレクタ・コンタク
ト領域とベース領域の間に厚く絶縁膜を形成する技術が
提案されている。
術において活性素子が形成されないフィールド領域、あ
るいは、バイポーラトランジスタのコレクタ・コンタク
ト領域とベース領域の間に厚く絶縁膜を形成する技術が
提案されている。
たとえば、第８図は特公昭５Ｂ−３７９８８における基
板断面図であり、半導体基板１にＮ＋型の埋没層２を貫
くＵ字状の溝が形成されて素子分離領域となり、溝内部
は多結晶シリコン３で埋込まれ、その表面には多結晶シ
リコンの酸化膜４が形成され、フィールド領域及びコレ
クタコンタクト分離領域には単結晶基板を選択酸化して
成長された厚い酸化膜５が形成される。
板断面図であり、半導体基板１にＮ＋型の埋没層２を貫
くＵ字状の溝が形成されて素子分離領域となり、溝内部
は多結晶シリコン３で埋込まれ、その表面には多結晶シ
リコンの酸化膜４が形成され、フィールド領域及びコレ
クタコンタクト分離領域には単結晶基板を選択酸化して
成長された厚い酸化膜５が形成される。
また、別の従来例として第９図に「アイイーイーイー・
ジャーナル・オブ・ソリッド・ステイト・サーキット」
第１７巻 １１ｍ５ １０月１９８２年、９２５頁（Ｉ
ＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−３
ＴＡＴＥ （ｊＲＣＵＩＴＳ ｖａｔ、、 ５Ｃ−１
７Ｆｈ５．０ＣＴＯＢＥＲ１９８２，ｐ、９２５）の基
板断面図を示す。これはフィールド領域及びＵ情夫に酸
化膜によって埋込まれている。
ジャーナル・オブ・ソリッド・ステイト・サーキット」
第１７巻 １１ｍ５ １０月１９８２年、９２５頁（Ｉ
ＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−３
ＴＡＴＥ （ｊＲＣＵＩＴＳ ｖａｔ、、 ５Ｃ−１
７Ｆｈ５．０ＣＴＯＢＥＲ１９８２，ｐ、９２５）の基
板断面図を示す。これはフィールド領域及びＵ情夫に酸
化膜によって埋込まれている。
上記第８図においては、フィールド領域はＬ ＯＧ Ｏ
Ｓ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌ
ｉｃｏｎ）法で酸化膜を形成するためフィールドでの配
線の寄生容量は減少すると思われるものの、バーズビー
ク６、が発生し、活性素子小型化を図る上で不必要な面
積が大きくなるという問題がある。
Ｓ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌ
ｉｃｏｎ）法で酸化膜を形成するためフィールドでの配
線の寄生容量は減少すると思われるものの、バーズビー
ク６、が発生し、活性素子小型化を図る上で不必要な面
積が大きくなるという問題がある。
第９図においては酸化膜を埋込んでいるが、上記文献に
はその製造方法について言及されていないので詳細は不
明である。もし、分離溝及びフィールド領域を化学気相
成長法で埋込むならば、選択酸化に伴なうバーズビーク
の発生がないため第８図に示した従来例に付随する欠点
は避けることができる。しかし、化学気相成長法による
酸化膜は狭い領域を一様に埋込むことには難点があり、
垂直な溝に対しては完全な埋込みはなされず、溝中央部
に空孔部分を残してしまう。
はその製造方法について言及されていないので詳細は不
明である。もし、分離溝及びフィールド領域を化学気相
成長法で埋込むならば、選択酸化に伴なうバーズビーク
の発生がないため第８図に示した従来例に付随する欠点
は避けることができる。しかし、化学気相成長法による
酸化膜は狭い領域を一様に埋込むことには難点があり、
垂直な溝に対しては完全な埋込みはなされず、溝中央部
に空孔部分を残してしまう。
この空孔は、深さより幅が広ければ発生することはない
が深さが幅の長さを超えてしまうと発生する。更に、こ
の空孔が基板表面に現われると鋭いフレバス状の細い溝
が発生し、配線工程での断線や、Ａβ等のエツチング後
の残存という問題がおこる。
が深さが幅の長さを超えてしまうと発生する。更に、こ
の空孔が基板表面に現われると鋭いフレバス状の細い溝
が発生し、配線工程での断線や、Ａβ等のエツチング後
の残存という問題がおこる。
本発明においては、
半導体基板表面の素子間フィールド面に第一の溝（５０
）を有し、 素子分離用領域には該第一の溝底面より基板内部に向け
て形成した第二の溝（６ｏ）・を有し、該第一の溝及び
該第二の溝が埋込まれない程度に絶縁膜（２０）を有し
、 該第二の溝においてすくなくとも該第一の溝の深さを残
して多結晶シリコン（２２）を埋込み、 該第一の溝及び該第二の溝における該多結晶シリコン表
面上には多結晶シリコン以外の絶縁膜（２４）を成長膜
として埋込んでなる半導体装置によってなされる。
）を有し、 素子分離用領域には該第一の溝底面より基板内部に向け
て形成した第二の溝（６ｏ）・を有し、該第一の溝及び
該第二の溝が埋込まれない程度に絶縁膜（２０）を有し
、 該第二の溝においてすくなくとも該第一の溝の深さを残
して多結晶シリコン（２２）を埋込み、 該第一の溝及び該第二の溝における該多結晶シリコン表
面上には多結晶シリコン以外の絶縁膜（２４）を成長膜
として埋込んでなる半導体装置によってなされる。
分離用溝は通常、深く、かつ、細幅となるため、充填特
性の良い多結晶シリコンを埋込む。
性の良い多結晶シリコンを埋込む。
これにより、分離用溝が垂直に近いＵ溝であっても空孔
の発生をもたらすことなく埋込むことができる。上記多
結晶シリコンは浅い溝（第一の溝）とほぼ同じ深さの所
で平坦化し、これ處より上部の基板表面までは気相成長
膜（通常の減圧気相成長やバイアススパッタ法で形成し
た膜を含む）である絶縁膜を埋込み平坦化する。
の発生をもたらすことなく埋込むことができる。上記多
結晶シリコンは浅い溝（第一の溝）とほぼ同じ深さの所
で平坦化し、これ處より上部の基板表面までは気相成長
膜（通常の減圧気相成長やバイアススパッタ法で形成し
た膜を含む）である絶縁膜を埋込み平坦化する。
これにより、配線導体の寄生容量は大きくなることはな
い。気相成長膜に代えて、シラノール等の塗布溶液から
熱分解させて形成した絶縁膜を用いてもよい。また、浅
い溝を埋込む絶縁膜も上記方法で形成するが半導体自体
の熱酸化膜ではないのでバーズビークは発生しない。
い。気相成長膜に代えて、シラノール等の塗布溶液から
熱分解させて形成した絶縁膜を用いてもよい。また、浅
い溝を埋込む絶縁膜も上記方法で形成するが半導体自体
の熱酸化膜ではないのでバーズビークは発生しない。
以下図面を参照して一実施例を詳細に説明する。
第１図乃至第６図は本発明をバイポーラ型ＩＣに通用し
たときの各工程の断面図である。
たときの各工程の断面図である。
第１図参照、まず、Ｐ型シリコン基体１０にｎ１型シリ
コン層１２およびｎ型９９３７層１４を各々１μｍの厚
さに形成し、更にシリコン窒化膜（Ｓｉ３Ｎ４膜）１６
を０．１μｍ、次いで燐ケイ酸ガラス（Ｐ Ｓ Ｇ）膜
１８を０．５μｍ成長する。このとき、シリコン窒化膜
１６の下には薄いパッド酸化膜が数百人程度存在しても
よい。次いで、燐ケイ酸ガラスｌｌｌ溝Ｂ及び窒化膜１
６のフィールド領域及びコレクタコンタクト分離領域部
分をエツチング除去し、ひき続きｎ型９９３７層１４を
０．６〜０．８μｍエツチングして浅い溝（第一の溝）
５０及び後に深い溝（第二の溝）となるべき溝部を前記
浅い溝と同じ深さに形成する。エツチングは四塩化炭素
ＣＯＣｌ牛）と三塩化硼素（ＢＣｌａ）との混合ガスを
用いてサイドエツチングが生じないリアクティブイオン
エツチングが好ましい。
コン層１２およびｎ型９９３７層１４を各々１μｍの厚
さに形成し、更にシリコン窒化膜（Ｓｉ３Ｎ４膜）１６
を０．１μｍ、次いで燐ケイ酸ガラス（Ｐ Ｓ Ｇ）膜
１８を０．５μｍ成長する。このとき、シリコン窒化膜
１６の下には薄いパッド酸化膜が数百人程度存在しても
よい。次いで、燐ケイ酸ガラスｌｌｌ溝Ｂ及び窒化膜１
６のフィールド領域及びコレクタコンタクト分離領域部
分をエツチング除去し、ひき続きｎ型９９３７層１４を
０．６〜０．８μｍエツチングして浅い溝（第一の溝）
５０及び後に深い溝（第二の溝）となるべき溝部を前記
浅い溝と同じ深さに形成する。エツチングは四塩化炭素
ＣＯＣｌ牛）と三塩化硼素（ＢＣｌａ）との混合ガスを
用いてサイドエツチングが生じないリアクティブイオン
エツチングが好ましい。
なお、このときの溝の深さは溝の最小幅以下とする。
第２図参照、シリコンエツチングマスクとして使用した
燐ケイ酸ガラス１８をバッファー弗酸溶液で除去し、再
度、エツチングマスクとして燐ケイ酸ガラス膜１９を全
面に１μｍ成長し、素子分離領域部を窓開きし、次いで
燐ケイ酸ガラス膜１９をマスクとして素子分離領域用の
深い溝（第二の溝）６０を少なくともｎ＋型シリコン層
１２を貫く深さ以上に形成する。燐ケイ酸ガラス膜１９
及びシリコン基体のエツチングはりアクティブイオンエ
ツチングで行なう。通常、次にＵ溝底部に硼素（Ｂ）を
イオン注入してチャネルストッパ層を形成するがここで
は図示を省く。
燐ケイ酸ガラス１８をバッファー弗酸溶液で除去し、再
度、エツチングマスクとして燐ケイ酸ガラス膜１９を全
面に１μｍ成長し、素子分離領域部を窓開きし、次いで
燐ケイ酸ガラス膜１９をマスクとして素子分離領域用の
深い溝（第二の溝）６０を少なくともｎ＋型シリコン層
１２を貫く深さ以上に形成する。燐ケイ酸ガラス膜１９
及びシリコン基体のエツチングはりアクティブイオンエ
ツチングで行なう。通常、次にＵ溝底部に硼素（Ｂ）を
イオン注入してチャネルストッパ層を形成するがここで
は図示を省く。
第３図参照、上記燐ケイ酸ガラス膜１９をバッファー弗
酸溶液で除去し、溝内部を絶縁化するため０．１〜０．
３μｍ表面を酸化する。このとき、窒化膜１６は活性領
域の酸化を防ぐ役目をする。次いで、減圧気相成長法で
ノンドープの多結晶シリコン２２を深い溝が完全に埋込
まれるような膜厚で成長する。
酸溶液で除去し、溝内部を絶縁化するため０．１〜０．
３μｍ表面を酸化する。このとき、窒化膜１６は活性領
域の酸化を防ぐ役目をする。次いで、減圧気相成長法で
ノンドープの多結晶シリコン２２を深い溝が完全に埋込
まれるような膜厚で成長する。
第４図参照、上記多結晶シリコン膜２２を研摩法及びア
ルカリ溶液等によるエツチングで除去し、多結晶シリコ
ン膜表面が深い溝内において浅い溝と同じ深さになるよ
うにする。
ルカリ溶液等によるエツチングで除去し、多結晶シリコ
ン膜表面が深い溝内において浅い溝と同じ深さになるよ
うにする。
次に、化学気相成長法によりシリコン酸化膜２４をフィ
ールド領域が完全に埋込まれる厚さ１μｍ程度に成長す
る。化学気相成長法による酸化膜は狭い領域の充填特性
に難点があるが溝幅が深さ以上の場合は溝の側壁がほぼ
垂直であっても空孔の発生なく埋込むことが可能である
。
ールド領域が完全に埋込まれる厚さ１μｍ程度に成長す
る。化学気相成長法による酸化膜は狭い領域の充填特性
に難点があるが溝幅が深さ以上の場合は溝の側壁がほぼ
垂直であっても空孔の発生なく埋込むことが可能である
。
なお、化学気相成長法にかえてバイアススパッタ法や熱
分解法でもよい。
分解法でもよい。
第５図参照、上記酸化膜２４を研摩法でシリコン窒化膜
１６が露出するまで行ない基板表面を平坦化する。研摩
法のかわりにコントロールエツチング法で行なってもよ
い。
１６が露出するまで行ない基板表面を平坦化する。研摩
法のかわりにコントロールエツチング法で行なってもよ
い。
第６図参照、シリコン窒化膜１６を熱リン酸で除去した
後、以下、通常工程にしたがってベース領域、エミッタ
領域等を形成し、バイポーラトランジスタを完成する。
後、以下、通常工程にしたがってベース領域、エミッタ
領域等を形成し、バイポーラトランジスタを完成する。
以上、バイポーラＩＣに対する適用例を説明したきたが
、本発明は上記実施例に限定されず、相補型ＭＯＳ Ｉ
Ｃ（Ｃ−ＭＯＳ ＩＣ）のラッチアンプ防止のための深
い溝をＰ−チャネルトランジスタとｎ−チャネルトラン
ジスタの間に形成して通用することも可能である。この
場合の断面図を第７図に示す。
、本発明は上記実施例に限定されず、相補型ＭＯＳ Ｉ
Ｃ（Ｃ−ＭＯＳ ＩＣ）のラッチアンプ防止のための深
い溝をＰ−チャネルトランジスタとｎ−チャネルトラン
ジスタの間に形成して通用することも可能である。この
場合の断面図を第７図に示す。
本発明の如く、フィールド領域から基板にかけて浅い溝
（第一の溝）と深い溝（第二の溝）を形成し、深い溝の
うち素子分離領域にはノンドープの多結晶シリコンを、
また素子分離領域上部及びフィールド領域に形成する浅
い溝（第一の溝）には酸化膜を埋め込むようにすれば、
コレクター基板間の容量、コレクターベース間の容量及
び配線一基板間の容量を低減することができる。
（第一の溝）と深い溝（第二の溝）を形成し、深い溝の
うち素子分離領域にはノンドープの多結晶シリコンを、
また素子分離領域上部及びフィールド領域に形成する浅
い溝（第一の溝）には酸化膜を埋め込むようにすれば、
コレクター基板間の容量、コレクターベース間の容量及
び配線一基板間の容量を低減することができる。
このときの酸化膜は気相成長膜として被着するため、バ
ーズ・ピークがな（完全に平坦な基板面が得られる。
ーズ・ピークがな（完全に平坦な基板面が得られる。
また、酸化膜を埋込む溝は幅に対して深さを長くするこ
とはないので完全に埋込まれる。
とはないので完全に埋込まれる。
第１図乃至第６図は本発明の一実施例における各工程の
断面図、 第７図は本発明をＣ−ＭＯＳへ通用したときの断面図、 第８図及び第９図は従来例における基板断面図、 第１図乃至第６図において、 １０ ・・−Ｐ型シリコン基体 １２−ｎ＋型シリコン層 １４−ｎ型シリコン層 １６ ・−シリコン窒化膜 １８．１９−ｍ−燐ケイ酸ガラス ２０．２６ ・−酸化膜 ２２− ノンドープ多結晶シリコン ２４−・−シリコン酸化膜 ５〇 −第一の溝 ６０− 第二の溝 である。
断面図、 第７図は本発明をＣ−ＭＯＳへ通用したときの断面図、 第８図及び第９図は従来例における基板断面図、 第１図乃至第６図において、 １０ ・・−Ｐ型シリコン基体 １２−ｎ＋型シリコン層 １４−ｎ型シリコン層 １６ ・−シリコン窒化膜 １８．１９−ｍ−燐ケイ酸ガラス ２０．２６ ・−酸化膜 ２２− ノンドープ多結晶シリコン ２４−・−シリコン酸化膜 ５〇 −第一の溝 ６０− 第二の溝 である。
Claims (1)
- 【特許請求の範囲】 半導体基板表面の素子間フィールド面に第一の溝（５０
）を有し、 素子分離用領域には該第一の溝底面より基板内部に向け
て形成した第二の溝（６０）を有し、該第一の溝及び該
第二の溝が埋込まれない程度に絶縁膜（２０）を有し、 該第二の溝においてすくなくとも該第一の溝の深さを残
して多結晶シリコン（２２）を埋込み、 該第一の溝及び該第二の溝における該多結晶シリコン表
面上には多結晶シリコン以外の絶縁膜（２４）を成長膜
として埋込んだことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134285A JPS61229339A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134285A JPS61229339A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61229339A true JPS61229339A (ja) | 1986-10-13 |
Family
ID=13457727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7134285A Pending JPS61229339A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61229339A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217919A (en) * | 1992-03-19 | 1993-06-08 | Harris Corporation | Method of forming island with polysilicon-filled trench isolation |
| US7057231B2 (en) * | 2002-09-19 | 2006-06-06 | Promos Technologies, Inc. | Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate |
| JP2011124499A (ja) * | 2009-12-14 | 2011-06-23 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039846A (ja) * | 1983-08-15 | 1985-03-01 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1985
- 1985-04-04 JP JP7134285A patent/JPS61229339A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039846A (ja) * | 1983-08-15 | 1985-03-01 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217919A (en) * | 1992-03-19 | 1993-06-08 | Harris Corporation | Method of forming island with polysilicon-filled trench isolation |
| US7057231B2 (en) * | 2002-09-19 | 2006-06-06 | Promos Technologies, Inc. | Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate |
| JP2011124499A (ja) * | 2009-12-14 | 2011-06-23 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
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