JPS59232440A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59232440A JPS59232440A JP58107101A JP10710183A JPS59232440A JP S59232440 A JPS59232440 A JP S59232440A JP 58107101 A JP58107101 A JP 58107101A JP 10710183 A JP10710183 A JP 10710183A JP S59232440 A JPS59232440 A JP S59232440A
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- Japan
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- apertures
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- film
- transistor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、素子分離技術を改良した半導体装置の製造方
法に関する。
法に関する。
従来、半導体装置例えば相補型（Ｃ）ＭＯＳ型トランジ
スタの素子分離技術として、第１図（ａ）〜（ｄ）に示
すトレンチアイソレーション法（ ＩＢｌｌ．４８２Ｐ
２３７）が知られている。これは、まず例えはＳＮ基板
１上に第１ ノＳ １ ０２ ＩＩ支２、Ｓ ｊ， Ｎ
。
スタの素子分離技術として、第１図（ａ）〜（ｄ）に示
すトレンチアイソレーション法（ ＩＢｌｌ．４８２Ｐ
２３７）が知られている。これは、まず例えはＳＮ基板
１上に第１ ノＳ １ ０２ ＩＩ支２、Ｓ ｊ， Ｎ
。
膜３、第２の８１０２膜４を順次形成した後、これらを
パターニングする（第１図（ａ）図示）。つづいて、残
存する第２の”ｌＯｔ膜４をマスクとして基板１を、反
応性イオンエツチング（ Ｒ Ｉ Ｉ”：）法により画
伯方向に深くエツチング除去し開１］部５を形成する，
５更に、第２の８１０，脱４を除去した後、熱酸化処理
を施して開口部５のｆ１１１壁及び底面に第１の熱酸化
膜６を形成する（肌１図（ｂ）図示）。しかる後、開口
部５内にＣＶＤ−ｓｌｏ，又は多結晶シリコン等の充Ｊ
ハ物７を１−ψめ、エッチバックして充填物７の表面を
平坦化する（第１図（ｃ）図示）。ひきつづき、熱酸化
想到ｊを施して充尉物７上に第２の熱酸化膜８を形成し
た後、前Ｒｅ Ｓ ｉ３ Ｎ４１１１″・き３を除去［
７、第１＋７）熱１’］Ｖ化膜６、ヲｄ力戸物７で仕切
ら第１た基板１表面にソース、ドレイン領域（図示せず
）等を形成してＣへ１ｏｓｚトランジスタを形成する（
第１図（ｄ）図示）。
パターニングする（第１図（ａ）図示）。つづいて、残
存する第２の”ｌＯｔ膜４をマスクとして基板１を、反
応性イオンエツチング（ Ｒ Ｉ Ｉ”：）法により画
伯方向に深くエツチング除去し開１］部５を形成する，
５更に、第２の８１０，脱４を除去した後、熱酸化処理
を施して開口部５のｆ１１１壁及び底面に第１の熱酸化
膜６を形成する（肌１図（ｂ）図示）。しかる後、開口
部５内にＣＶＤ−ｓｌｏ，又は多結晶シリコン等の充Ｊ
ハ物７を１−ψめ、エッチバックして充填物７の表面を
平坦化する（第１図（ｃ）図示）。ひきつづき、熱酸化
想到ｊを施して充尉物７上に第２の熱酸化膜８を形成し
た後、前Ｒｅ Ｓ ｉ３ Ｎ４１１１″・き３を除去［
７、第１＋７）熱１’］Ｖ化膜６、ヲｄ力戸物７で仕切
ら第１た基板１表面にソース、ドレイン領域（図示せず
）等を形成してＣへ１ｏｓｚトランジスタを形成する（
第１図（ｄ）図示）。
前述したトレンチアイソレーション法によれば、ラッチ
アップを防止でき、素子を比較的近接して形成できると
いう長所を有するものの、以下の欠点を有する。
アップを防止でき、素子を比較的近接して形成できると
いう長所を有するものの、以下の欠点を有する。
（ｊ）開ｔ］ １ｆｌｉ ｓの深さが通常横幅の４〜５
倍となるため、充」貨物７を開口部５内に埋める際、充
填物７内に空？ｌｌｕ ８１Ｘが生じ・やすく、素子の
信頼性が低下する。
倍となるため、充」貨物７を開口部５内に埋める際、充
填物７内に空？ｌｌｕ ８１Ｘが生じ・やすく、素子の
信頼性が低下する。
■ 充」貨物７の表面をエッチバック法により平坦化す
る際、その終点の判定がｒ：ＪＡ Ｌ、 ＜ 、エッチ
バックしすきて平坦にならない恐れがある。
る際、その終点の判定がｒ：ＪＡ Ｌ、 ＜ 、エッチ
バックしすきて平坦にならない恐れがある。
Ｃ３） 狭い領域の開口部５を埋め、平坦化するには
都合がよいが、広い領域の開口部を埋めることができな
いため、ひとつのチップ上に狭い細枝と広い領域の開口
１部がｉｌｉ： ｒｒ化した現今、充填物７を平坦化で
きない。
都合がよいが、広い領域の開口部を埋めることができな
いため、ひとつのチップ上に狭い細枝と広い領域の開口
１部がｉｌｉ： ｒｒ化した現今、充填物７を平坦化で
きない。
■ 素子の微細化が更に進んだ唱合、充填物７の微細化
に限界があるため、杵Ｄｌｌｉ：に近接した素子間を分
離できない。
に限界があるため、杵Ｄｌｌｉ：に近接した素子間を分
離できない。
また、従来、別の紫子分煕；技ヤ１１どしては、第２図
（ａ）〜（ｄ）に示す選択エピタキシャル成良法（ＩＥ
ＤＭ８ 、？Ｐ ２４２ ）が知られている。これは、
まず、例えば８１基板１１上にｓ ＋ｏ２ｒｙ、ｉ ７
２を形成しパターニングしく第２し１（ａ）ド１示）、
史に、全面にＬＰＣｖＤ法によりＳ ｊ ３ Ｎ４ある
いは多結晶シリコンからなる被１換１３を形成する（
＃！： ２７１（ｂ）図示）。つづいてＲＩＥにより被
１１０１ｓをエツチング除去し、前記８１０２ 腔”の
（ｌｌｌｉ Ｑ＞にのみ被膜１３を残存させる（第２図
（ｃ）１ン１示）。次いで、選択エピタキシャル法によ
りトλ出するＳｉ基板１１上に単結晶シリコン層１４を
形成し、所定の工程を経てＣＭＯ８型Ｏ８ンジスタなρ
＋Ｊ ；ｉｊ７する（第２図（ｄ）図示）。しかしなが
ら、選択エピタキシャル成長法によれは、エビタギシャ
ル成長時のマスクとして月１いるＳ Ｉ ０２１１！：
′！１２が、そのまま素子分＾Ｉｔ： ′ＦｉＸ４域と
して残るため、５ｉ０２膜１２のパターニング可能な範
曲内でしか素子分離をできず、素子を高集積化できない
。
（ａ）〜（ｄ）に示す選択エピタキシャル成良法（ＩＥ
ＤＭ８ 、？Ｐ ２４２ ）が知られている。これは、
まず、例えば８１基板１１上にｓ ＋ｏ２ｒｙ、ｉ ７
２を形成しパターニングしく第２し１（ａ）ド１示）、
史に、全面にＬＰＣｖＤ法によりＳ ｊ ３ Ｎ４ある
いは多結晶シリコンからなる被１換１３を形成する（
＃！： ２７１（ｂ）図示）。つづいてＲＩＥにより被
１１０１ｓをエツチング除去し、前記８１０２ 腔”の
（ｌｌｌｉ Ｑ＞にのみ被膜１３を残存させる（第２図
（ｃ）１ン１示）。次いで、選択エピタキシャル法によ
りトλ出するＳｉ基板１１上に単結晶シリコン層１４を
形成し、所定の工程を経てＣＭＯ８型Ｏ８ンジスタなρ
＋Ｊ ；ｉｊ７する（第２図（ｄ）図示）。しかしなが
ら、選択エピタキシャル成長法によれは、エビタギシャ
ル成長時のマスクとして月１いるＳ Ｉ ０２１１！：
′！１２が、そのまま素子分＾Ｉｔ： ′ＦｉＸ４域と
して残るため、５ｉ０２膜１２のパターニング可能な範
曲内でしか素子分離をできず、素子を高集積化できない
。
更に、従来、素子分離技術としてウェル形成法が知られ
ている。しかしながら、ウェル形成法によれば、ウェル
形成用に注入した不純物を熱拡散によって基板のと１；
さ方向に拡げる１際、同時に＋１ケ方向にも拡散される
ため、素子の微細化か困峙である。ナだ、素子の径″〈
細化を達成すると、ラッチアップが生じる、 〔発明の目的〕 不発ツ１は上記事情にＩ’、、みてなされたもので、素
子の高集積化を図るとともに、素子が緻？ｒＩｔ化して
もラッチアップを阻止できる等神々の効果を有した半カ
体装厘の製造方法を提供することを目的とするものであ
る。
ている。しかしながら、ウェル形成法によれば、ウェル
形成用に注入した不純物を熱拡散によって基板のと１；
さ方向に拡げる１際、同時に＋１ケ方向にも拡散される
ため、素子の微細化か困峙である。ナだ、素子の径″〈
細化を達成すると、ラッチアップが生じる、 〔発明の目的〕 不発ツ１は上記事情にＩ’、、みてなされたもので、素
子の高集積化を図るとともに、素子が緻？ｒＩｔ化して
もラッチアップを阻止できる等神々の効果を有した半カ
体装厘の製造方法を提供することを目的とするものであ
る。
本発明は、半導体基板を垂直方向に選択的にエツチング
除去して複数の開口部を形成した後、これら開口部の側
壁に絶縁膜を形成し、更に開口部から露出する基板上に
選択エピタキシャル成長法により単結晶半導体層を形成
することによって、素子の高集積化を達成でき、素子が
ｒ（純化してもラッチアップを阻止できる等棹々の効果
を有するものである。
除去して複数の開口部を形成した後、これら開口部の側
壁に絶縁膜を形成し、更に開口部から露出する基板上に
選択エピタキシャル成長法により単結晶半導体層を形成
することによって、素子の高集積化を達成でき、素子が
ｒ（純化してもラッチアップを阻止できる等棹々の効果
を有するものである。
以下、本発明をＣＭＯ８型トランジスクの製造に適用し
た例について、第３図（ａ）〜（ｅ）を参照して説明す
る。
た例について、第３図（ａ）〜（ｅ）を参照して説明す
る。
〔１〕 まず、面方位（１００）のＮ ’ＩＪのＳｔ
基オＪ’ｊ２１上に１０００℃、０．雰凹気で熱酸化処
鯉な施して厚さ３００Ａの第１のＳＩｏ、１１り２２を
形成した。つづいて、この”” ０２１ｔｉＡ ｚ ２
上に厚さ６００Ａの５ｔ３Ｎ４１１％２３、厚さ１．７
μｍの第２の８１０２膜２４を順次形成した（第３図（
ａ）図示）。次いで、このＳ １０． ｌ）３２４上に
、ＮＭＯ８型トランジスタ形成予定部に対応した部分が
開口したレジストパターン（図示せず）を形成した。更
に、このレジスト・臂ターンをマスクとして前記第２の
５ｉｎ２膜２４、ＳＩ３Ｎ４膜２３及び第１のＳ ＞
０２１１！′４２２をＩ！ｆｆｉ次選択的にエツチング
除去し、第２の５ｔ０２膜ノ９ターン２５．８ｉ３Ｎ４
膜ノぐターン２６及び第１のｓ＋ｏ２ｉ公パターン２７
を形成した（第３図（ｂ）図示）８しかる後、第２の８
ｉ０２膜パターン２５をマスクとして基板２ノを、ＣＡ
２／ Ｈ２雰囲気でＲＩＥ法により深さ６μｍまでエツ
チング除去し、開口部２８・・・を形成した。この後、
前記第２のＳｔＯ，膜／？ターン２５をＮＨ４Ｆで除去
した。ひきつづき、９５０℃、４０分間、水銘燃焼酸化
を行ない、前記開口部２８・・・の仰１璧及び１氏面に
厚さ２０００Ａの熱酸化膜２９を形成した後、フレオン
系ガス雰囲気でＲＩＦｉ法により開口部２８・・・の底
の熱酸化１（２ｙを除去した（印、３図（ｃ）図示）。
基オＪ’ｊ２１上に１０００℃、０．雰凹気で熱酸化処
鯉な施して厚さ３００Ａの第１のＳＩｏ、１１り２２を
形成した。つづいて、この”” ０２１ｔｉＡ ｚ ２
上に厚さ６００Ａの５ｔ３Ｎ４１１％２３、厚さ１．７
μｍの第２の８１０２膜２４を順次形成した（第３図（
ａ）図示）。次いで、このＳ １０． ｌ）３２４上に
、ＮＭＯ８型トランジスタ形成予定部に対応した部分が
開口したレジストパターン（図示せず）を形成した。更
に、このレジスト・臂ターンをマスクとして前記第２の
５ｉｎ２膜２４、ＳＩ３Ｎ４膜２３及び第１のＳ ＞
０２１１！′４２２をＩ！ｆｆｉ次選択的にエツチング
除去し、第２の５ｔ０２膜ノ９ターン２５．８ｉ３Ｎ４
膜ノぐターン２６及び第１のｓ＋ｏ２ｉ公パターン２７
を形成した（第３図（ｂ）図示）８しかる後、第２の８
ｉ０２膜パターン２５をマスクとして基板２ノを、ＣＡ
２／ Ｈ２雰囲気でＲＩＥ法により深さ６μｍまでエツ
チング除去し、開口部２８・・・を形成した。この後、
前記第２のＳｔＯ，膜／？ターン２５をＮＨ４Ｆで除去
した。ひきつづき、９５０℃、４０分間、水銘燃焼酸化
を行ない、前記開口部２８・・・の仰１璧及び１氏面に
厚さ２０００Ａの熱酸化膜２９を形成した後、フレオン
系ガス雰囲気でＲＩＦｉ法により開口部２８・・・の底
の熱酸化１（２ｙを除去した（印、３図（ｃ）図示）。
（ｌｉ・〕 次に、ｏＩＩ記８ｉ、Ｎ４願ノやターン２
６を熱リン酸を用いて剥離した。つづいて、全面に多結
晶シリコン層３０を形成したｔＬＲＩＥ法によりこの多
結晶シリコン而３０をエツチング除去し、前記開口部２
８・・・の倶］枠；にのみ多結晶シリコン層３０を残存
させた（ Ｍ’−３＆１（ｄ）図示）。
６を熱リン酸を用いて剥離した。つづいて、全面に多結
晶シリコン層３０を形成したｔＬＲＩＥ法によりこの多
結晶シリコン而３０をエツチング除去し、前記開口部２
８・・・の倶］枠；にのみ多結晶シリコン層３０を残存
させた（ Ｍ’−３＆１（ｄ）図示）。
次いで、不純物として例えばホウ紫を含んだＳ ｉＨ２
ＣＡ２−Ｎ２−ＩＩＣ７混合ガスで、Ｓｔのエピタキシ
ャル成長を行左い、開口部２８・・・から露出するＳｉ
基板２１上にｐ 話：ｊの単結晶シリコン層３１を形成
した。なお、混合ガスはＳｉＨ，、Ｃβ２０．３６％、
Ｈ（Ｊ］１，５％の条件で行なうと（１，００）面に選
択的エビ成長が紀こったが、他の方位ではＳｔが’ｆ’
Ｉ Ｍし々い。また、第１のｌ！１１１０．膜パターン
２７上にはＳｉが堆積しなかった。更に、Ｎ１（、Ｆを
用いて前記第１ｓｌｏ２膜パターン２７を剥離した。以
下、常法により、Ｎ型Ｓｉ基板２１上にゲート絶縁＠３
２、ゲート電極３３を、同基板２１表面にＰ型のソース
、ドレイン領域ｓ４．ｓｓを形成してＰチャネルトラン
ジスタを形成シ、更ＫＰ型の単結晶シリコン層３１上に
ゲート絶縁膜３２、ゲート１１酬３３を、同単結晶シリ
コン層３１表面にＮ型のソース、ドレイン領域３６１
、３６２ ４３７１ １３７２を形成してＮチャネル
型トランジスタを形成し、しかるマで全面に層間絶ｉ、
ｄ：ＩｐＩ３ ｓ ｓを形成し、図示しないが前記ソー
ス領域３４・ｚ３６１＋３６２、ドレイン領域３５．．
９７．，３７２に夫々接紛する引出し配線を形成してＣ
ＭＯ８型Ｏ８ンジスタを製造した（第３図（ｅ、）図示
）。
ＣＡ２−Ｎ２−ＩＩＣ７混合ガスで、Ｓｔのエピタキシ
ャル成長を行左い、開口部２８・・・から露出するＳｉ
基板２１上にｐ 話：ｊの単結晶シリコン層３１を形成
した。なお、混合ガスはＳｉＨ，、Ｃβ２０．３６％、
Ｈ（Ｊ］１，５％の条件で行なうと（１，００）面に選
択的エビ成長が紀こったが、他の方位ではＳｔが’ｆ’
Ｉ Ｍし々い。また、第１のｌ！１１１０．膜パターン
２７上にはＳｉが堆積しなかった。更に、Ｎ１（、Ｆを
用いて前記第１ｓｌｏ２膜パターン２７を剥離した。以
下、常法により、Ｎ型Ｓｉ基板２１上にゲート絶縁＠３
２、ゲート電極３３を、同基板２１表面にＰ型のソース
、ドレイン領域ｓ４．ｓｓを形成してＰチャネルトラン
ジスタを形成シ、更ＫＰ型の単結晶シリコン層３１上に
ゲート絶縁膜３２、ゲート１１酬３３を、同単結晶シリ
コン層３１表面にＮ型のソース、ドレイン領域３６１
、３６２ ４３７１ １３７２を形成してＮチャネル
型トランジスタを形成し、しかるマで全面に層間絶ｉ、
ｄ：ＩｐＩ３ ｓ ｓを形成し、図示しないが前記ソー
ス領域３４・ｚ３６１＋３６２、ドレイン領域３５．．
９７．，３７２に夫々接紛する引出し配線を形成してＣ
ＭＯ８型Ｏ８ンジスタを製造した（第３図（ｅ、）図示
）。
しかして、本発明によれば、以下に示す効果を有する。
■ 本発明は、第３１￥Ｉ（ｏ）に示す如く、Ｎ型のＳ
ｌ基板２ノの開口部２８の側壁に１摸埋２０００Ｈの熱
や化１！４２９を介して多結晶シリコン層３゜を形成し
た後、醪択エピタキシャル法により開口部２８からｙ７
ｉ出するノ、（板２）上に単結晶シリコン１會３０を形
成し、熱酸化膜２９で区切られた〃、板２ノ、単結晶シ
リコン層３１の表面に夫々ＰＭＯ８μ（トランジスタ、
ＮＭ０８ｑトランジスタを形成する。したがって、ＰＭ
Ｏ８型Ｏ８ンジスタのＰ型のソース領域３４（又はドレ
イン領域３５）とＮＭＯ８［シトランジス十 りのＮ型のドレイン領域３７、（又はソース領域３６２
）との距離を、ｊ’、’！’Ｉ酸化膜２９と多結晶シ
リコン層３０の夫々のｌｌ＋Ｒｌ ｉの和まで小さくす
ることができ、ＣＭＯ８！」、′Ｉトランジスタの高集
積化が可能となる。これは、従来、つ十 エル形成法でＮ型領域とＰ型領域との１（ＩＩ：’、
Ｎ５１が数μｍ必要であるため、従来の１０分の１以下
まで小さくできることを意味する。
ｌ基板２ノの開口部２８の側壁に１摸埋２０００Ｈの熱
や化１！４２９を介して多結晶シリコン層３゜を形成し
た後、醪択エピタキシャル法により開口部２８からｙ７
ｉ出するノ、（板２）上に単結晶シリコン１會３０を形
成し、熱酸化膜２９で区切られた〃、板２ノ、単結晶シ
リコン層３１の表面に夫々ＰＭＯ８μ（トランジスタ、
ＮＭ０８ｑトランジスタを形成する。したがって、ＰＭ
Ｏ８型Ｏ８ンジスタのＰ型のソース領域３４（又はドレ
イン領域３５）とＮＭＯ８［シトランジス十 りのＮ型のドレイン領域３７、（又はソース領域３６２
）との距離を、ｊ’、’！’Ｉ酸化膜２９と多結晶シ
リコン層３０の夫々のｌｌ＋Ｒｌ ｉの和まで小さくす
ることができ、ＣＭＯ８！」、′Ｉトランジスタの高集
積化が可能となる。これは、従来、つ十 エル形成法でＮ型領域とＰ型領域との１（ＩＩ：’、
Ｎ５１が数μｍ必要であるため、従来の１０分の１以下
まで小さくできることを意味する。
■ ＰＭＯ８型Ｏ８ンジスタ、ＮＭＯ８ｘ１１トランジ
スタ間は絶縁物である熱酸化ｐｊ゛＋ ２！？によって
区切られているため、電荷がこの酪酸化膜２９間を通過
することなく、累子の’Ｏ’；ｋ ４１化によりラッチ
アップが生ずることはない。
スタ間は絶縁物である熱酸化ｐｊ゛＋ ２！？によって
区切られているため、電荷がこの酪酸化膜２９間を通過
することなく、累子の’Ｏ’；ｋ ４１化によりラッチ
アップが生ずることはない。
■ 選択エピタキシャル法によれば、素子間のじ巨肉ｊ
をｓ ｔ ａ２ＩＩ分の）ぞターニング凸ｆ能な印ｕ囲
までしか短縮できない（約２μ７ｒＬ）のに対し、本発
明では約０．２μｍまで短靴できる。
をｓ ｔ ａ２ＩＩ分の）ぞターニング凸ｆ能な印ｕ囲
までしか短縮できない（約２μ７ｒＬ）のに対し、本発
明では約０．２μｍまで短靴できる。
（め 従来の辛択エピタキシャル法ではＣＭＯ８型Ｏ８
ンジスタを形成するためにＰ型、Ｎ型の２回のエピタキ
シャル成長を行なう必要があるが、本発明によれば１回
の選択エピタキシャル成長でＣＭＯ３型Ｏ３ンジスタを
形成できる。
ンジスタを形成するためにＰ型、Ｎ型の２回のエピタキ
シャル成長を行なう必要があるが、本発明によれば１回
の選択エピタキシャル成長でＣＭＯ３型Ｏ３ンジスタを
形成できる。
■ 開口部２８の（ｉ！ｉｉ壁に熱酸化膜２９を介して
多結晶シリコンＪｉηを形成するため、第４図に示すよ
うなインバータ打ξ造をとった場合、熱酸化膜２９中に
存在する正電荷によって、寄生ＭＯ８）ランジスタのり
−ク飛、流を生じにくい。なお、第４図中の４“１はＰ
型のソース、ドレイン領域４２．４３からなるＰＭＯ８
型Ｏ８ンジスタであり、４４はＮ型のソース、ドレイン
側波４５，４６からなるＮ Ｍ ＯＳ匹？トランジスタ
である１、 なお、」二り己νごＭＱ ９１１で１寸、１回のＲＩ
Ｂ法によるノ占板のエツチングと１回のＪキ吋釈エピタ
キシャルｂｌｙ″七−により、ＮＭＯ８型Ｏ８ンジスタ
とＰＭＯＳ ９４＋１ ）ランジスタとを分離するＪ７
９、合について述べたが、これに限らず、ＲＩＢ法によ
るエツチングと選択エピタキシャル成長を数−１繰り返
すことにより、ＮＭＯ８ＩＩ、ｌトランジスタとＮＭＯ
８型Ｏ８ンジスタ、ＰＭＯ８型Ｏ８ンジスタとＰＭＯ８
型Ｏ８型トスタ間の分離が可能となる。
多結晶シリコンＪｉηを形成するため、第４図に示すよ
うなインバータ打ξ造をとった場合、熱酸化膜２９中に
存在する正電荷によって、寄生ＭＯ８）ランジスタのり
−ク飛、流を生じにくい。なお、第４図中の４“１はＰ
型のソース、ドレイン領域４２．４３からなるＰＭＯ８
型Ｏ８ンジスタであり、４４はＮ型のソース、ドレイン
側波４５，４６からなるＮ Ｍ ＯＳ匹？トランジスタ
である１、 なお、」二り己νごＭＱ ９１１で１寸、１回のＲＩ
Ｂ法によるノ占板のエツチングと１回のＪキ吋釈エピタ
キシャルｂｌｙ″七−により、ＮＭＯ８型Ｏ８ンジスタ
とＰＭＯＳ ９４＋１ ）ランジスタとを分離するＪ７
９、合について述べたが、これに限らず、ＲＩＢ法によ
るエツチングと選択エピタキシャル成長を数−１繰り返
すことにより、ＮＭＯ８ＩＩ、ｌトランジスタとＮＭＯ
８型Ｏ８ンジスタ、ＰＭＯ８型Ｏ８ンジスタとＰＭＯ８
型Ｏ８型トスタ間の分離が可能となる。
また、上記実施例では、Ｎ型の爪板上にＰ型の８１を選
択的にエピタキシャル成長する場合について述べたが、
これに限らず、Ｐ型の尾根上にＮ型のＳｔを選択的にエ
ピタキシャル成長を行なっても、上記実ｈｆｉｉ例と同
様な効果を有する。
択的にエピタキシャル成長する場合について述べたが、
これに限らず、Ｐ型の尾根上にＮ型のＳｔを選択的にエ
ピタキシャル成長を行なっても、上記実ｈｆｉｉ例と同
様な効果を有する。
以上詳述した如く本発明によれば、素子の晶集稍化、ラ
ッチアップの阻止管種々の顕著な効果を有する半導体装
置の製造方法を提供できるものである。
ッチアップの阻止管種々の顕著な効果を有する半導体装
置の製造方法を提供できるものである。
第１図（ａ）〜（ｄ）はドレンチアインレージョン法を
用いた従来の半導体装置の製造方法を工程順に示す…１
面図、第２図（ａ）〜（ｄ）は選択エピタキシャル底長
法を用いた従来の半導体装置の製造方法をエノ′−順に
示ずＩｌｌ、面図、第３図（ａ）〜（ｅ）は本発明の一
実施例に係るＣＭＯ８活゛ノトランジスタの製造方法を
工程Ｊｌ１１１＋に示ず断面図、第４図は本発明により
得られるインバータ拾遺（アルミ配線前）の半導体装置
の平面図である。 ２１・・・Ｎ型の８ｉ基板、２２．２４・・・５ｉｎ２
膜、２５．２７・・・８１０２膜パターン、２６・・・
Ｓｉ３Ｎ４膜パターン、２８・・・開口部、２９・・・
熱酸化膜、３０・・・多結晶シリコンｌｌ’ｉ、 ３１
・・・Ｐ型の単結晶シリコン層、３２・・・ゲート絶縁
膜、３３・・・ゲート電極、３４．３６，４２．４５・
・・ソース領域、３５ 、 、？ ７ 、４ 、？ 、
４６・・・ドレイン領域、４１・・・ＰＭＯ８型Ｏ８
ンジスタ、４４・・・ＮＭＯ８型トランジスタ○ 出１凶人代理人 弁理士 鈴 江 武 彦第２図 第３図
用いた従来の半導体装置の製造方法を工程順に示す…１
面図、第２図（ａ）〜（ｄ）は選択エピタキシャル底長
法を用いた従来の半導体装置の製造方法をエノ′−順に
示ずＩｌｌ、面図、第３図（ａ）〜（ｅ）は本発明の一
実施例に係るＣＭＯ８活゛ノトランジスタの製造方法を
工程Ｊｌ１１１＋に示ず断面図、第４図は本発明により
得られるインバータ拾遺（アルミ配線前）の半導体装置
の平面図である。 ２１・・・Ｎ型の８ｉ基板、２２．２４・・・５ｉｎ２
膜、２５．２７・・・８１０２膜パターン、２６・・・
Ｓｉ３Ｎ４膜パターン、２８・・・開口部、２９・・・
熱酸化膜、３０・・・多結晶シリコンｌｌ’ｉ、 ３１
・・・Ｐ型の単結晶シリコン層、３２・・・ゲート絶縁
膜、３３・・・ゲート電極、３４．３６，４２．４５・
・・ソース領域、３５ 、 、？ ７ 、４ 、？ 、
４６・・・ドレイン領域、４１・・・ＰＭＯ８型Ｏ８
ンジスタ、４４・・・ＮＭＯ８型トランジスタ○ 出１凶人代理人 弁理士 鈴 江 武 彦第２図 第３図
Claims (3)
- （１）半導体基板を画伯方向に心ｉ：択的にエツチング
除去してとｉ数の開口部を形成する工程と、これら開口
部の側壁に絶縁膜を形成する工程と、開口部から露出す
る基板上に選択エピタキシャル成長法により単結晶半導
体層を形成する工程とを具何１することをｌ侍徴とする
半導体装置の製造方法。 - （２）開口部の側壁に絶縁１関を形成した後、同側壁に
この絶縁膜を介して多結晶シリコン層を形成することを
弔゛徴とする特許請求の範囲第１項記載の：！４ＬＮｆ
．休装置の製造体法。 - （３）半導体基板と通導％１’ ＩＪＩの半導体をエピ
タキシャル成長することにより単結晶半導体層を形成す
ることを特Ｏとする特許行６求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107101A JPS59232440A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107101A JPS59232440A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59232440A true JPS59232440A (ja) | 1984-12-27 |
Family
ID=14450481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107101A Pending JPS59232440A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232440A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256739A (ja) * | 1985-05-10 | 1986-11-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP0263756A2 (en) * | 1986-10-06 | 1988-04-13 | Fairchild Semiconductor Corporation | Selective epitaxy BiCMOS process |
| US4795721A (en) * | 1984-02-03 | 1989-01-03 | Advanced Micro Devices, Inc. | Walled slot devices and method of making same |
| US4820653A (en) * | 1988-02-12 | 1989-04-11 | American Telephone And Telegraph Company | Technique for fabricating complementary dielectrically isolated wafer |
| JPH01189914A (ja) * | 1988-01-25 | 1989-07-31 | Sony Corp | 半導体装置の製造方法 |
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
| US5034342A (en) * | 1989-03-06 | 1991-07-23 | Delco Electronics Corporation | Method of forming semiconductor stalk structure by epitaxial growth in trench |
| US5726084A (en) * | 1993-06-24 | 1998-03-10 | Northern Telecom Limited | Method for forming integrated circuit structure |
-
1983
- 1983-06-15 JP JP58107101A patent/JPS59232440A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| IBM TECNICAL DISCLOSURE BULLETIN=1981 * |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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