JPH0341984B2 - - Google Patents
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- JPH0341984B2 JPH0341984B2 JP56192544A JP19254481A JPH0341984B2 JP H0341984 B2 JPH0341984 B2 JP H0341984B2 JP 56192544 A JP56192544 A JP 56192544A JP 19254481 A JP19254481 A JP 19254481A JP H0341984 B2 JPH0341984 B2 JP H0341984B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Description
【発明の詳細な説明】
本発明は多数の半導体能動素子を含む半導体装
置の製造方法に関するものである。
置の製造方法に関するものである。
半導体能動素子を多数個単位の半導体素片に作
り込んで相互間に必要な接続を行つたいわゆる半
導体集積回路（以下ICと略称する）はすでに世
の中で広く用いられている。このICに対する要
求を満たすため従来の技術開発はICに含まれる
半導体能動素子更には相互接続に用いる金属配線
などを微細化し、集積密度を増大させること、更
には半導体素片の大きさを増大させて集積度を増
大させることなどに重点がおかれて来た。この技
術開発の方向に従つて近来では通常の光露光技術
より微細な描画の可能な電子線描画技術を始めと
する微細加工技術、更にはシリコンウエフア面内
にいくつかの基本となるICを多数製作し、互い
に接続を行い、実質的にICの面積を増加させる
技術などが検討されて来ている。
り込んで相互間に必要な接続を行つたいわゆる半
導体集積回路（以下ICと略称する）はすでに世
の中で広く用いられている。このICに対する要
求を満たすため従来の技術開発はICに含まれる
半導体能動素子更には相互接続に用いる金属配線
などを微細化し、集積密度を増大させること、更
には半導体素片の大きさを増大させて集積度を増
大させることなどに重点がおかれて来た。この技
術開発の方向に従つて近来では通常の光露光技術
より微細な描画の可能な電子線描画技術を始めと
する微細加工技術、更にはシリコンウエフア面内
にいくつかの基本となるICを多数製作し、互い
に接続を行い、実質的にICの面積を増加させる
技術などが検討されて来ている。
しかし、微細化に関しては、単に微細加工を行
う装置、その他の高価額化のみならず、自然放射
能による誤動作を始めようとする各種の実用上の
制約の存在することが判明し、更にICの大面積
化においても歩留り低下その他の実用上の制約が
存在する。
う装置、その他の高価額化のみならず、自然放射
能による誤動作を始めようとする各種の実用上の
制約の存在することが判明し、更にICの大面積
化においても歩留り低下その他の実用上の制約が
存在する。
これらの難点を解決するために従来基本的に能
動素子を一層しか含んでいなかつたものを多層に
積層して集積密度を増大させる構造（以下3DIC
と略称する）の可能性が検討され始めている。
動素子を一層しか含んでいなかつたものを多層に
積層して集積密度を増大させる構造（以下3DIC
と略称する）の可能性が検討され始めている。
3DICの基本発想によれば、先ず半導体ウエフ
アに従来技術によりICを作成し、その上を絶縁
層で覆い、その内の一部に信号伝達用の配線端子
を作成し、更にその上にたとえば多結晶シリコン
を堆積し、たとえばレーザアニーリングなどの加
熱手段を用いて多結晶を単結晶膜となし、その単
結晶膜を用いて更に能動素子を含む第二層目の
ICを作成し順次この工程を繰り返して多層構造
を持つた3DICを作ることとなる。
アに従来技術によりICを作成し、その上を絶縁
層で覆い、その内の一部に信号伝達用の配線端子
を作成し、更にその上にたとえば多結晶シリコン
を堆積し、たとえばレーザアニーリングなどの加
熱手段を用いて多結晶を単結晶膜となし、その単
結晶膜を用いて更に能動素子を含む第二層目の
ICを作成し順次この工程を繰り返して多層構造
を持つた3DICを作ることとなる。
しかし、このような方法は単に実現可能かどう
かというような技術上の問題のみならずその製作
時間の長期化、歩留りの低下など多くの本質的な
困難を含んでいる。
かというような技術上の問題のみならずその製作
時間の長期化、歩留りの低下など多くの本質的な
困難を含んでいる。
本発明の目的は、これらの難点を解決すること
の出来る半導体装置の製造方法を提供することに
ある。
の出来る半導体装置の製造方法を提供することに
ある。
本発明によれば、表面が半導体層で、その下
に、表面の半導体層とは材質の異なる絶縁体薄層
を有し、更にその下に絶縁体薄層とは材質の異な
る基板を有する、３層以上からなるいわゆるSOI
（Semiconductor on Insulator）構造の少なくと
も表面の半導体層に半導体能動素子が複数個含ま
れている第一の素片を半導体能動素子を複数個含
む第二の素片の上に前記第一の素片に含まれる能
動素子と前記第二の素片に含まれる能動素子が互
いに近接する側にして重ね合せ、該重ね合せ面を
密着させその面内で前記第一の素片と前記第二の
素片の間で少なくとも２つ以上の電気的接続を行
い次に前記第一の素片の層構造の内の半導体能動
素子を含む半導体層とその下の絶縁体薄層以外の
層を取り除き、絶縁体薄層の一部を除去して金属
配線を形成し、次に前記第一の素片又は前記第二
の素片と同様構造を有する第三の素片をその半導
体能動素子を含む面が前記第一および第二の素片
から作られたものの半導体能動素子を含む面に近
接する側にして重ね合せ該重ね合せ面を密着させ
その面内で前記第一の素片と前記第三の素片の間
で少なくとも２つ以上の電気的接続を行うことを
特徴とする半導体装置の製造方法が得られ更に本
発明によれば、半導体装置の製造方法の内第三の
素片の構造を第一の素片と同一とし、第一の素片
に体して行つたと同じ操作を第三の素片にも行
い、更に第四の素片を重ね合せ、更には順次第
五、第六などの多数の素片を積層して行く特許請
求の範囲第１項記載の半導体装置の製造方法が得
られる。
に、表面の半導体層とは材質の異なる絶縁体薄層
を有し、更にその下に絶縁体薄層とは材質の異な
る基板を有する、３層以上からなるいわゆるSOI
（Semiconductor on Insulator）構造の少なくと
も表面の半導体層に半導体能動素子が複数個含ま
れている第一の素片を半導体能動素子を複数個含
む第二の素片の上に前記第一の素片に含まれる能
動素子と前記第二の素片に含まれる能動素子が互
いに近接する側にして重ね合せ、該重ね合せ面を
密着させその面内で前記第一の素片と前記第二の
素片の間で少なくとも２つ以上の電気的接続を行
い次に前記第一の素片の層構造の内の半導体能動
素子を含む半導体層とその下の絶縁体薄層以外の
層を取り除き、絶縁体薄層の一部を除去して金属
配線を形成し、次に前記第一の素片又は前記第二
の素片と同様構造を有する第三の素片をその半導
体能動素子を含む面が前記第一および第二の素片
から作られたものの半導体能動素子を含む面に近
接する側にして重ね合せ該重ね合せ面を密着させ
その面内で前記第一の素片と前記第三の素片の間
で少なくとも２つ以上の電気的接続を行うことを
特徴とする半導体装置の製造方法が得られ更に本
発明によれば、半導体装置の製造方法の内第三の
素片の構造を第一の素片と同一とし、第一の素片
に体して行つたと同じ操作を第三の素片にも行
い、更に第四の素片を重ね合せ、更には順次第
五、第六などの多数の素片を積層して行く特許請
求の範囲第１項記載の半導体装置の製造方法が得
られる。
以下本発明の詳細を実施例を用いて説明する。
本実施例を実現するためには、先ず少なくとも
３種の素片を用意する必要がある。この内第二、
第三の素片は従来の集積回路技術で得られる素片
である。第一の素片はいわゆる絶縁膜上に作成さ
れたシリコン単結晶（Ｓilicon Ｏｎ Ｉ
nsulator、以下SOIと略称する）であり、本実施
例ではシリコン基板上にアルミニウムとマグネシ
ウムの酸化物であるスピネルを気相成長法でエピ
タキシヤル成長させ、更にその上にシリコン単結
晶膜を成長させそのシリコン単結晶中にメモリを
従来の製造技術で作成したものである。これら
各々の素片の中のMOSトランジスタ及び配線部
分の断面の模式図を第１図に示す。
３種の素片を用意する必要がある。この内第二、
第三の素片は従来の集積回路技術で得られる素片
である。第一の素片はいわゆる絶縁膜上に作成さ
れたシリコン単結晶（Ｓilicon Ｏｎ Ｉ
nsulator、以下SOIと略称する）であり、本実施
例ではシリコン基板上にアルミニウムとマグネシ
ウムの酸化物であるスピネルを気相成長法でエピ
タキシヤル成長させ、更にその上にシリコン単結
晶膜を成長させそのシリコン単結晶中にメモリを
従来の製造技術で作成したものである。これら
各々の素片の中のMOSトランジスタ及び配線部
分の断面の模式図を第１図に示す。
第１図のイは第二、第三の素片の断面模式図で
ロは第一の素片の断面の模式図である。図中１は
シリコン単結晶基板、２１及び２２は拡散層、２
３はシリコン単結晶膜、３はゲート電極、４１及
び４２は配線用金属であり、５１，５２及び５３
は二酸化シリコン膜、６は絶縁膜であり、特に表
面を平坦にするために別途付加された酸化けい素
であり、７は単結晶スピネル層である。また４３
は低温ハンダである。
ロは第一の素片の断面の模式図である。図中１は
シリコン単結晶基板、２１及び２２は拡散層、２
３はシリコン単結晶膜、３はゲート電極、４１及
び４２は配線用金属であり、５１，５２及び５３
は二酸化シリコン膜、６は絶縁膜であり、特に表
面を平坦にするために別途付加された酸化けい素
であり、７は単結晶スピネル層である。また４３
は低温ハンダである。
本図からも明らかなように、これら素片の１つ
の特徴は配線金属が絶縁膜６の表面から突出して
いることであり、本実施例では低温ハンダ４３
は、絶縁膜６の表面から高さ2000オングストロー
ム突出している。
の特徴は配線金属が絶縁膜６の表面から突出して
いることであり、本実施例では低温ハンダ４３
は、絶縁膜６の表面から高さ2000オングストロー
ム突出している。
これらの素片を組み合せて本発明の実施例は行
われるが、その手順を次に述べる。
われるが、その手順を次に述べる。
先ず、第一の素片を低温ハンダ４３同志が重な
るようにして第二の素片の上に設置し、約1000グ
ラム／平方センチメートルの圧力を加えて400℃
迄加熱し低温ハンダ４３を接続させる。
るようにして第二の素片の上に設置し、約1000グ
ラム／平方センチメートルの圧力を加えて400℃
迄加熱し低温ハンダ４３を接続させる。
このようにして接続された状態の断面の模式図
が第２図のイである。本図では、素子の断面は簡
略化して描いてあるが、図中破線AA′の上部が第
一の素片であり、下側が第二の素片である。また
図中１１，１２はシリコン単結晶基板、２は第一
の素片中の能動素子の作られているシリコン単結
晶膜、５は絶縁層であり、４は配線用金属であり
上下の金属配線４′の間は低温ハンダで接続され
ている。
が第２図のイである。本図では、素子の断面は簡
略化して描いてあるが、図中破線AA′の上部が第
一の素片であり、下側が第二の素片である。また
図中１１，１２はシリコン単結晶基板、２は第一
の素片中の能動素子の作られているシリコン単結
晶膜、５は絶縁層であり、４は配線用金属であり
上下の金属配線４′の間は低温ハンダで接続され
ている。
また、図中６は絶縁物層であるが、一般にはこ
の２つの間に空間が生じるが、第１図の低温ハン
ダ４３の突出を適当に少なくする（約2000オング
ストローム以下にする）と実質上は絶縁物質層６
同志が完全に密着する。また更にこの密着性を良
くするために絶縁物層６の表面に接着性の物質を
塗布しておいてもよい。７は本実施例ではスピネ
ル層である。
の２つの間に空間が生じるが、第１図の低温ハン
ダ４３の突出を適当に少なくする（約2000オング
ストローム以下にする）と実質上は絶縁物質層６
同志が完全に密着する。また更にこの密着性を良
くするために絶縁物層６の表面に接着性の物質を
塗布しておいてもよい。７は本実施例ではスピネ
ル層である。
次に第２図イの構造において、シリコン単結晶
基板１１を通常の化学エツチング液（本実施例で
は硝酸及び沸酸の混液）を用いてエツチングし、
更にスピネル層７の表面に通常の方法でパターン
を形成し、スピネル層の一部を除去して金属配線
を行う。この段階の状態の断面略図を第２図ロに
示してある。図中２，４，６，７，１２，５は第
２図イと同一であり８はスピネル７を貫通して外
部へ配線するための金属であり、８の表面の８２
は第１図の４３と同様の低温ハンダである。
基板１１を通常の化学エツチング液（本実施例で
は硝酸及び沸酸の混液）を用いてエツチングし、
更にスピネル層７の表面に通常の方法でパターン
を形成し、スピネル層の一部を除去して金属配線
を行う。この段階の状態の断面略図を第２図ロに
示してある。図中２，４，６，７，１２，５は第
２図イと同一であり８はスピネル７を貫通して外
部へ配線するための金属であり、８の表面の８２
は第１図の４３と同様の低温ハンダである。
次にこの構造上に第三の素片を重ね合せ、昇温
加圧を前述と同様の方法で行うと第２図ハに示す
如く特許請求の範囲第１項の発明が完成される。
加圧を前述と同様の方法で行うと第２図ハに示す
如く特許請求の範囲第１項の発明が完成される。
図中、１２，２１，４，５，６，７，８は本図
イ，ロと同一であり、破線BB′から上は第三の素
片であり、第三の素片と第一の素片間の空間も前
述第一と第二の素片間の空間を実質上無くする方
法と同様に無くすることが可能であつた。
イ，ロと同一であり、破線BB′から上は第三の素
片であり、第三の素片と第一の素片間の空間も前
述第一と第二の素片間の空間を実質上無くする方
法と同様に無くすることが可能であつた。
また特許請求の範囲第１項の発明の実施に当つ
て第一の素片と同様構造のものを第三の素片とし
て使用することによつて該第三の素片の上に第四
の素片、第五の素片……と重ねることができ、三
層以上の能動素子を含む層を有する半導体装置を
実現することが可能であり、特許請求の範囲第２
項の発明が完成される。
て第一の素片と同様構造のものを第三の素片とし
て使用することによつて該第三の素片の上に第四
の素片、第五の素片……と重ねることができ、三
層以上の能動素子を含む層を有する半導体装置を
実現することが可能であり、特許請求の範囲第２
項の発明が完成される。
以上１つの実施例をあげて本発明を説明したが
本発明により従来困難であつた3DICの製造方法
の難点を解決した。
本発明により従来困難であつた3DICの製造方法
の難点を解決した。
また本実施例では第一の素片の素材に単結晶の
スピネルを用いたSOIを用いたが、SOIの製法は
これにとらわれることなく最終的にSOIの構造で
あればレーザアニーリング、グラフオエピタキシ
イーあるいはシリコン内に酸素を導入して二酸化
シリコン層を作り更にその上層部シリコン上にシ
リコンをエピタキシヤル成長する方法など多くの
変型が可能であり、更には素片の大きさを最終的
にはウエフアの大きさにしても良いなどいくつか
の変型が可能であり、更には用いる素材をシリコ
ンの代りに砒化ガリウムなどの他の半導体を用い
てもよいことは自明である。
スピネルを用いたSOIを用いたが、SOIの製法は
これにとらわれることなく最終的にSOIの構造で
あればレーザアニーリング、グラフオエピタキシ
イーあるいはシリコン内に酸素を導入して二酸化
シリコン層を作り更にその上層部シリコン上にシ
リコンをエピタキシヤル成長する方法など多くの
変型が可能であり、更には素片の大きさを最終的
にはウエフアの大きさにしても良いなどいくつか
の変型が可能であり、更には用いる素材をシリコ
ンの代りに砒化ガリウムなどの他の半導体を用い
てもよいことは自明である。
第１図は本発明の一実施例を構成する素片の中
のMOSトランジスタ及び配線部の断面の模式図
である。第２図は前記素片を本発明の方法によつ
て積層していくときの主要工程における断面の模
式図である。図中の番号はそれぞれ以下のものを
示している。 第１図において１……シリコン単結晶基板、２
１，２２……拡散層、２３……シリコン単結晶
膜、３……ゲート電極、４１，４２……配線用金
属、５１，５２，５３……二酸化シリコン膜、６
……絶縁膜、７……単結晶スピネル層、４３……
低温ハンダ。第２図において、１１，１２……シ
リコン単結晶基板、２……シリコン単結晶膜、４
……配線用金属、５……絶縁層、６……絶縁層、
７……スピネル層、８……配線用金属、８２……
低温ハンダ。なお、第２図イにおいて破線AA′は
第一の素片と第二の素片の境界であり、ハにおい
て破線BB′は第一の素片と第三の素片の境界であ
る。
のMOSトランジスタ及び配線部の断面の模式図
である。第２図は前記素片を本発明の方法によつ
て積層していくときの主要工程における断面の模
式図である。図中の番号はそれぞれ以下のものを
示している。 第１図において１……シリコン単結晶基板、２
１，２２……拡散層、２３……シリコン単結晶
膜、３……ゲート電極、４１，４２……配線用金
属、５１，５２，５３……二酸化シリコン膜、６
……絶縁膜、７……単結晶スピネル層、４３……
低温ハンダ。第２図において、１１，１２……シ
リコン単結晶基板、２……シリコン単結晶膜、４
……配線用金属、５……絶縁層、６……絶縁層、
７……スピネル層、８……配線用金属、８２……
低温ハンダ。なお、第２図イにおいて破線AA′は
第一の素片と第二の素片の境界であり、ハにおい
て破線BB′は第一の素片と第三の素片の境界であ
る。
Claims (1)
- 【特許請求の範囲】 １ 表面が半導体層で、その下に、表面の半導体
層とは材質の異なる絶縁体薄層を有し、更にその
下に絶縁体薄層と材質の異なる基板を有する、３
層以上からなるいわゆるSOI（Semiconductor on
Insulator）構造の少なくとも表面の半導体層に
半導体能動素子が複数個含まれている第１の素片
を半導体能動素子を複数個含む第２の素片の上に
前記第１の素片に含まれる能動素子と前記第２の
素片に含まれる能動素子が互いに近接する側にし
て重ね合せ、該重ね合せ面を密着させその面内で
前記第１の素片と前記第２の素片の間で少なくと
も２つ以上の電気的接続を行い、次に前記第１の
素片の層構造の内の半導体能動素子を含む半導体
層とその下の絶縁体薄層以外の層を取り除き、絶
縁体薄層の一部を除去して金属配線を形成し、次
に前記第１の素片又は前記第２の素片と同様構造
を有する第３の素片をその半導体能動素子を含む
面が前記第１及び第２の素片から作られたものの
半導体能動素子を含む面に近接する側にして重ね
合せ、該重ね合せ面を密着させその面内で前記第
一の素片と前記第三の素片の間で少なくとも２つ
以上の電気的接続を行うことを特徴とする半導体
装置の製造方法。 ２ 半導体装置の製造方法の内第三の素片の構造
を第一の素片と同一とし、第一の素片に対して行
つたと同じ操作を第三の素片にも行い、更に第四
の素片を重ね合せ、更には順次第五、第六など多
数の素片を積層していく特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19254481A JPS5893345A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19254481A JPS5893345A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893345A JPS5893345A (ja) | 1983-06-03 |
| JPH0341984B2 true JPH0341984B2 (ja) | 1991-06-25 |
Family
ID=16293038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19254481A Granted JPS5893345A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893345A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948950A (ja) * | 1982-09-13 | 1984-03-21 | Agency Of Ind Science & Technol | 三次元集積回路構造体の製造方法 |
| US4468857A (en) * | 1983-06-27 | 1984-09-04 | Teletype Corporation | Method of manufacturing an integrated circuit device |
| US4485553A (en) * | 1983-06-27 | 1984-12-04 | Teletype Corporation | Method for manufacturing an integrated circuit device |
| US4472875A (en) * | 1983-06-27 | 1984-09-25 | Teletype Corporation | Method for manufacturing an integrated circuit device |
| JPS62272556A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 三次元半導体集積回路装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423484A (en) * | 1977-07-25 | 1979-02-22 | Hitachi Ltd | Semiconductor integrated circuit and its manufacture |
-
1981
- 1981-11-30 JP JP19254481A patent/JPS5893345A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423484A (en) * | 1977-07-25 | 1979-02-22 | Hitachi Ltd | Semiconductor integrated circuit and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5893345A (ja) | 1983-06-03 |
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