DE102016122921A1 - Halbleitersubstrate mit vergrabenen Trennschichten und Verfahren zu deren Ausbildung - Google Patents

Halbleitersubstrate mit vergrabenen Trennschichten und Verfahren zu deren Ausbildung Download PDF

Info

Publication number
DE102016122921A1
DE102016122921A1 DE102016122921.0A DE102016122921A DE102016122921A1 DE 102016122921 A1 DE102016122921 A1 DE 102016122921A1 DE 102016122921 A DE102016122921 A DE 102016122921A DE 102016122921 A1 DE102016122921 A1 DE 102016122921A1
Authority
DE
Germany
Prior art keywords
semiconductor substrate
openings
forming
opening
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102016122921.0A
Other languages
English (en)
Inventor
Johannes Baumgartl
Manfred Engelhardt
Oliver Hellmund
Iris Moder
Ingo Muri
Hans-Joachim Schulze
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102016122921A1 publication Critical patent/DE102016122921A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76272—Vertical isolation by lateral overgrowth techniques, i.e. ELO techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

Ein Verfahren zum Herstellen eines Halbleiterbauelements beinhaltet das Ausbilden einer Öffnung in einem ersten epitaxialen lateralen Überwachsungsgebiet, um eine Oberfläche des Halbleitersubstrats innerhalb der Öffnung zu exponieren. Das Verfahren beinhaltet weiterhin das Ausbilden eines Isolationsgebiets an der exponierten Oberfläche des Halbleitersubstrats innerhalb der Öffnung und das Füllen der Öffnung mit einem zweiten Halbleitermaterial, um unter Verwendung eines lateralen epitaxialen Aufwachsprozesses ein zweites epitaxiales laterales Überwachsungsgebiet auszubilden.

Description

  • Die vorliegende Erfindung betrifft allgemein das technische Gebiet der Halbleiterverarbeitung und in bestimmten Ausführungsformen Substrate mit vergrabenen Trennschichten und Verfahren zu deren Ausbildung.
  • Halbleiterbauelemente werden in einer Vielzahl elektronischer und anderer Anwendungen verwendet. Halbleiterbauelemente umfassen unter anderem integrierte Schaltungen oder diskrete Bauelemente, die auf Halbleiterwafern ausgebildet werden, indem eine oder mehrere Arten von Dünnfilmen aus Material über den Halbleiterwafern abgeschieden und die Dünnfilme aus Material strukturiert werden, um die integrierten Schaltungen auszubilden.
  • Halbleiterbauelemente werden auf Halbleiterwafern hergestellt, bei denen es sich üblicherweise um einen Volumenhalbleiterwafer handelt. Volumenhalbleiterwafer werden unter Verwendung eines Czochralski-, Zonenzieh- oder anderer Prozesse ausgebildet. Ein Halbleiter-auf-Isolator-(SOI-)Substrat ist eine andere Art von Substrat, die an Popularität gewinnt. Diese Substrate werden wegen der Möglichkeit einer verbesserten Trennung der Bauelementgebiete zunehmend favorisiert und führen zu Bauelementen mit reduzierten Leckströmen und parasitären Effekten. Das Herstellen von SOI-Wafern erfordert jedoch eine zusätzliche Verarbeitung der Volumenwafer. Beispielsweise werden SOI-Wafer unter Verwendung einer Sauerstoffimplantierung wie etwa in einem SIMOX-Prozess oder unter Verwendung von Waferbondprozessen wie etwa einem Smart-Cut-Prozess, bei dem zwei Substrate zusammengebondet werden, ausgebildet. Folglich sind die Herstellungskosten für das Produzieren von SOI-Wafern viel höher als bei herkömmlichen Volumenwafern. Aufgrund der Schwierigkeit des Fabrikationsprozesses ist zudem das Angebot an diesen Wafern begrenzt. Zudem kann die Bodenschicht des SOI-Wafers unter Verwendung herkömmlicher Kontaktausbildungsprozesse nicht elektrisch kontaktiert werden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden einer Öffnung in einem ersten epitaxialen lateralen Überwachsungsgebiet, um eine Oberfläche des Halbleitersubstrats innerhalb der Öffnung zu exponieren. Das Verfahren umfasst weiterhin das Ausbilden eines Isolationsgebiets an der exponierten Oberfläche des Halbleitersubstrats innerhalb der Öffnung; und Verwenden eines lateralen epitaxialen Aufwachsprozesses, der die Öffnung mit einem zweiten Halbleitermaterial füllt, um ein zweites epitaxiales laterales Überwachsungsgebiet auszubilden.
  • Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, ein Verfahren zum Herstellen eines Halbleiterbauelements, beinhaltet das Verfahren das Ausbilden mehrerer erster Öffnungen und mehrerer Säulen in einem Halbleitersubstrat unter Verwendung eines anisotropen Ätzprozesses. Jede der mehreren ersten Öffnungen ist durch eine der mehreren Säulen von einer anderen der mehreren ersten Öffnungen beabstandet. Das Verfahren beinhaltet weiterhin das Ausbilden mehrerer zweiter Öffnungen in dem Halbleitersubstrat durch Erweitern durch die mehreren ersten Öffnungen unter Verwendung eines isotropen Ätzprozesses; Behandeln exponierter Oberflächen des Halbleitersubstrats an den mehreren zweiten Öffnungen, um einen konformalen Liner auszubilden; und unter Verwendung eines lateralen epitaxialen Aufwachsprozesses, Aufwachsen eines epitaxialen lateralen Überwachsungsgebiets in den mehreren ersten Öffnungen von den mehreren Säulen des Halbleitersubstrats.
  • Gemäß einer alternativen Ausführungsform beinhaltet ein Verfahren Ausbilden mehrerer Maskengebiete über einem Halbleitersubstrat. Die mehreren Maskengebiete exponieren Abschnitte des Halbleitersubstrats, während sie andere Abschnitte des Halbleitersubstrats bedecken. Unter Verwendung eines lateralen epitaxialen Aufwachsprozesses wird ein epitaxiales laterales Überwachsungsgebiet durch die exponierten Abschnitte des Halbleitersubstrats ausgebildet. Das Verfahren beinhaltet weiterhin Ausbilden mehrerer Öffnungen in dem epitaxialen lateralen Überwachsungsgebiet; und Ausbilden eines vergrabenen Hohlraums in dem epitaxialen lateralen Überwachsungsgebiet.
  • Die unabhängigen Ansprüche definieren die Erfindung in verschiedenen Aspekten. Die abhängigen Ansprüche legen charakteristische Elemente von Ausführungsformen gemäß der Erfindung in verschiedenen Aspekten dar.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Zuerst werden die Zeichnungen kurz beschrieben. Es zeigen:
  • 1–6 eine Ausführungsform des Herstellens des Halbleiterbauelements, umfassend eine vergrabene Isolationsschicht, gemäß Ausführungsformen der Erfindung,
  • wobei 1A eine Querschnittsansicht eines Halbleitersubstrats nach dem Ausbilden einer ersten Maske darstellt,
  • wobei 1B ein Ausführungsbeispiel der Draufsicht des Halbleitersubstrats während der Fabrikation darstellt,
  • wobei 2A das Halbleiterbauelement nach dem Ausbilden einer epitaxialen lateralen Überwachsungsschicht darstellt,
  • wobei 2B das Halbleiterbauelement nach dem Ausbilden einer zweiten Maske und dem Strukturieren der epitaxialen lateralen Überwachsungsschicht darstellt,
  • wobei 2C das Halbleiterbauelement nach dem Ausbilden einer Isolationsschicht zwischen den Öffnungen in der zweiten Maske darstellt,
  • wobei die 3A–3E ein Verfahren zum Ausbilden einer Isolationsschicht an der Bodenoberfläche der Öffnung darstellen, wobei 3A ein Halbleiterbauelement nach dem Ausbilden eines konformalen Liners in einer Öffnung mit großem Seitenverhältnis darstellt, wobei 3B ein Halbleiterbauelement nach dem Ausbilden eines konformalen Liners darstellt, wobei 3C ein Halbleiterbauelement nach dem Polieren des Füllmaterials darstellt, wobei 3D ein Halbleiterbauelement nach dem Ätzen des konformalen Liners darstellt, wobei 3E ein Halbleiterbauelement nach dem Entfernen des Füllmaterials darstellt,
  • wobei 4 ein alternatives Verfahren zum Ausbilden einer Isolationsschicht an der Bodenoberfläche der Öffnung darstellt,
  • wobei 5 das Halbleiterbauelement nach dem Ausbilden einer anderen epitaxialen lateralen Überwachsungsschicht zwischen den Öffnungen in der zweiten Maske darstellt,
  • wobei 6 das Halbleiterbauelement nach dem Planarisieren der zweiten epitaxialen lateralen Überwachsungsschicht darstellt;
  • 7A eine obere Schnittansicht der Öffnung des Halbleiterbauelements vor dem Füllen mit der zweiten epitaxialen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 7B eine obere Schnittansicht der Öffnung des Halbleiterbauelements vor dem Füllen mit der zweiten epitaxialen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 7C eine obere Schnittansicht der Öffnung des Halbleiterbauelements vor dem Füllen mit der zweiten epitaxialen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 8–10 ein Halbleiterbauelement während verschiedener Fabrikationsstadien gemäß Ausführungsformen der vorliegenden Erfindung,
  • wobei 8 das Halbleiterbauelement nach dem Entfernen der Isolationsschicht darstellt, wobei 9 das Halbleiterbauelement nach dem Ausbilden einer Isolationsschicht am Boden der Öffnungen darstellt, wobei die 10A und 10B das Halbleiterbauelement nach dem Ausbilden eines Hohlraums darstellen, der innerhalb der epitaxialen Schicht eingebettet ist, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 11–19 ein Halbleiterbauelement während verschiedener Fabrikationsstadien gemäß einer alternativen Ausführungsform der vorliegenden Erfindung,
  • wobei 11 das Halbleiterbauelement nach dem Ausbilden einer Ätzmaske über dem Substrat darstellt,
  • wobei 12 das Halbleiterbauelement nach dem Ausbilden tiefer Öffnungen in dem Substrat darstellt,
  • wobei 13 das Halbleiterbauelement nach der Passivierung der Seitenwände der tiefen Öffnung darstellt,
  • wobei 14 das Halbleiterbauelement nach einem isotropen Ätzprozess darstellt,
  • wobei 15 das Halbleiterbauelement nach dem Ausbilden eines Seitenwand-Liners auf den unteren Öffnungen darstellt,
  • wobei 16 das Halbleiterbauelement nach dem Füllen der unteren Öffnungen darstellt,
  • wobei 17 das Halbleiterbauelement nach dem Entfernen der Seitenwandpassivierung von den tiefen Öffnungen darstellt,
  • wobei 18 das Halbleiterbauelement nach dem Füllen der tiefen Öffnung mit einer epitaxialen lateralen Überwachsungsschicht darstellt,
  • wobei 19 das Halbleiterbauelement nach dem Planarisieren gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 20 die Möglichkeit des Ausbildens von Kontaktvias zu dem Substrat gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 21 dünnere epitaxiale Gebiete an Sägestraßen gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 22A–22B das Halbleiterbauelement nach einer Release-Ätzung, was zu einer hängenden Struktur führt, die die epitaxiale Schicht umfasst, gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 23A–23B das Halbleiterbauelement unter Verwendung mehrerer Schichten für das vergrabene Trenngebiet gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Es werden nun veranschaulichende Ausführungsformen ausführlich beschrieben. Ausführungsformen der vorliegenden Erfindung offenbaren verschiedene Verfahren des Ausbildens von Substraten mit vergrabenen Trenngebieten ohne die Nachteile von herkömmlichen SOI-Wafern. Bei verschiedenen Ausführungsformen werden vergrabene Trenngebiete ohne die mit dem Ausbilden von SOI-Wafern assoziierte zusätzliche Prozesskomplexität ausgebildet. Vorteilhafterweise verwenden Ausführungsformen der vorliegenden Erfindung einen Volumenhalbleiterwafer als das Startsubstrat. Dadurch werden die höheren Kosten und die Verfügbarkeitsprobleme bezüglich herkömmlicher SOI-Wafer vermieden. Weiterhin wird unter Verwendung von ohne weiteres verfügbaren Prozessschritten und ohne kostenaufwendige Prozessschritte oder Geräte ein herkömmliches Substrat in ein SOI-artiges Substrat umgewandelt.
  • Verschiedene Ausführungsformen der vorliegenden Erfindung offenbaren verschiedene Wege zum Ausbilden einer vergrabenen Trennschicht innerhalb eines Volumensubstrats. Die folgende Beschreibung beschreibt die verschiedenen Ausführungsformen. Ausführungsformen zum Herstellen einer vergrabenen Trennung unter Verwendung eines epitaxialen lateralen Überwachsungsprozesses werden unter Verwendung der 1–6 beschrieben. Eine weitere Ausführungsform des Herstellens eines vergrabenen Hohlraums und optional einer vergrabenen Trennung wird unter Verwendung der 8–10 beschrieben. Eine alternative Ausführungsform des Herstellens einer vergrabenen Trennung unter Verwendung eines isotropen Ätzprozesses wird unter Verwendung der 11–19 beschrieben. 7 stellt eine Draufsicht dar, um eine mögliche strukturelle Beziehung zwischen den mehreren epitaxialen lateralen Überwachsungsschichten darzustellen.
  • Die 1–6 veranschaulichen eine Ausführungsform des Herstellens des Halbleiterbauelements, umfassend eine vergrabene Isolationsschicht, gemäß Ausführungsformen der Erfindung.
  • 1A stellt eine Querschnittsansicht eines Halbleitersubstrats nach dem Ausbilden einer ersten Maske gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Unter Bezugnahme auf 1A kann das Substrat 10 in verschiedenen Ausführungsformen ein Halbleitersubstrat sein. Das Substrat 10 kann bei einigen Ausführungsformen ein Halbleitervolumensubstrat oder ein Halbleiter-auf-Isolator-Substrat sein. Zu einigen Beispielen des Substrats 10 zählen ein monokristallines Volumensiliziumsubstrat (oder eine darauf aufgewachsene oder anderweitig darin ausgebildete Schicht). Bei verschiedenen Ausführungsformen kann das Substrat 10 unstrukturierte epitaxiale Schichten beinhalten. Bei verschiedenen Ausführungsformen kann das Substrat 10 ein Siliziumwafer, ein Germaniumwafer oder ein Verbundhalbleitersubstrat einschließlich Indiumantimonid, Indiumarsenid, Indiumphosphid, Galliumnitrid, Galliumarsenid, Galliumantimonid oder Kombinationen davon sein. Bei einer Ausführungsform kann das Substrat 10 eine heteroepitaxiale Schicht wie etwa ein auf einem Siliziumwafer aufgewachsenes Galliumnitrid umfassen.
  • Die erste Maske 20 umfasst in verschiedenen Ausführungsformen eine gemusterte oder strukturierte Isolierschicht. Die erste Maske 20 kann in einer Ausführungsform ein Nitrid sein. Bei einer anderen Ausführungsform kann die erste Maske 20 ein Oxid sein. Die erste Maske 20 kann durch thermische Oxidation oder thermische Nitridation oder unter Verwendung von Dampfabscheidungsprozessen wie etwa chemische Dampfabscheidung, Plasmadampfabscheidung, ausgebildet werden.
  • Die erste Maske 20 kann bei einer Ausführungsform ein Hartmaskenmaterial umfassen. Bei verschiedenen Ausführungsformen kann die erste Maske 20 ein Nitridmaterial wie etwa Siliziumnitrid umfassen. Bei einer oder mehreren Ausführungsformen umfasst die erste Maske 20 eine Padoxidschicht und eine Siliziumnitridschicht über der Padoxidschicht. Bei einer alternativen Ausführungsform umfasst die erste Maske 20 eine Padoxidschicht und eine Siliziumnitridschicht über der Padoxidschicht. Bei einer anderen alternativen Ausführungsform umfasst die erste Maske 20 eine Padoxidschicht, eine Nitridschicht über der Padoxidschicht und eine weitere Oxidschicht über der Nitridschicht. Bei einer anderen alternativen Ausführungsform umfasst die erste Maske 20 auch andere Materialien wie etwa Kohlenstoff und amorphe Materialien.
  • Bei verschiedenen Ausführungsformen kann die erste Maske 20 unter Verwendung herkömmlicher Lithographie hergestellt werden, als Beispiel durch Abscheiden einer Fotoresistschicht über einer Maskenschicht und Strukturieren des Fotoresist und der darunterliegenden Maskenschicht. Alternativ kann die erste Maske 20 auch unter Verwendung anderer Techniken wie etwa Schablonendruck und anderer Strukturierungstechniken ausgebildet werden.
  • 1B veranschaulicht ein Ausführungsbeispiel der Draufsicht des Halbleitersubstrats während der Fabrikation.
  • Wie in 1B dargestellt, kann die erste Maske 20 etwa die Hälfte des exponierten Bereichs des Halbleitersubstrats 10 bedecken. Beispielsweise ist bei einer Ausführungsform die erste Breite w1 des strukturierten Gebiets der ersten Maske 20 etwa gleich der zweiten Breite w1 des exponierten Halbleitersubstrats 10.
  • 2A veranschaulicht das Halbleiterbauelement nach dem Ausbilden einer epitaxialen lateralen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Eine erste epitaxiale laterale Überwachsungsschicht 30 wird auf dem exponierten Halbleitersubstrat 10 aufgewachsen. Bei verschiedenen Ausführungsformen besitzt die erste epitaxiale laterale Überwachsungsschicht 30 die gleiche Materialzusammensetzung wie das Halbleitersubstrat 10. Bei einer Ausführungsform umfassen die erste epitaxiale laterale Überwachsungsschicht 30 und das Substrat 10 Silizium. Beispielsweise kann das Silizium eine (100)-Oberfläche besitzen und auch die erste epitaxiale laterale Überwachsungsschicht 30 wächst so, dass sie eine (100)-Oberfläche besitzt.
  • Allerdings kann bei einigen Ausführungsformen die erste epitaxiale laterale Überwachsungsschicht 30 eine andere Zusammensetzung als das Substrat 10 besitzen. Bei einer Ausführungsform kann das Substrat 10 eine (111)-Siliziumoberfläche umfassen, während die erste epitaxiale laterale Überwachsungsschicht 30 Galliumnitrid umfassen kann. Bei einer weiteren Ausführungsform kann die erste epitaxiale laterale Überwachsungsschicht 30 auf einem Siliziumsubstrat 10 aufgewachsenes Indiumphosphid umfassen.
  • Bei verschiedenen Ausführungsformen wird die erste epitaxiale laterale Überwachsungsschicht 30 unter Verwendung eines epitaxialen lateralen Überwachsungsprozesses abgeschieden, was ein Verfahren des epitaxialen Aufwachsens auf einem teilweise maskierten Substrat ist. Bei einer oder mehreren Ausführungsformen kann die erste epitaxiale laterale Überwachsungsschicht 30 unter Verwendung eines Flüssigphasenepitaxieprozesses aufgewachsen werden. Bei anderen Ausführungsformen können auch Dampfphasenepitaxieprozesse verwendet werden.
  • Der Epitaxialprozess nukleiert in der Öffnung zwischen der ersten Maske 20 und das Aufwachsen geht in einer Richtung normal zum Substrat 10 vor. Nachdem die Aufwachsoberfläche über die erste Maske 20 hinaus wächst, erfolgt die Epitaxie in der lateralen Richtung über der ersten Maske 20. Schließlich vereinigen sich benachbarte Abschnitte der Epitaxialschicht miteinander, um eine einzelne Schicht auszubilden, die die erste epitaxiale laterale Überwachsungsschicht 30 umfasst. Eine relativ defektfreie erste epitaxiale laterale Überwachsungsschicht 30 wird vorteilhafterweise aufgrund der kleinen Nukleierungsoberfläche ausgebildet.
  • Bei verschiedenen Ausführungsformen kann die erste epitaxiale laterale Überwachsungsschicht 30 in mehreren Stadien aufgewachsen werden. Bei einer Ausführungsform wird ein erster Abschnitt der ersten epitaxialen lateralen Überwachsungsschicht 30 aufgewachsen. Dieser erste Abschnitt kann beispielsweise in einer Ausführungsform eine Dicke von bis zu einem Mikrometer besitzen. Der erste Abschnitt wird dann ausgeheilt, um Defekte zu minimieren und die Kristallinität des ersten Abschnitts der ersten epitaxialen lateralen Überwachsungsschicht 30 zu verbessern. Bei einer Ausführungsform kann ein Laserausheilen durchgeführt werden, um eine lokale Erhitzung des ersten Abschnitts der ersten epitaxialen lateralen Überwachsungsschicht 30 zu erzeugen. Bei einer weiteren Ausführungsform kann ein Flash-Ausheilen durchgeführt werden, um die thermische Zeit des Ausheilungsprozesses zu minimieren, während die Spitzentemperatur des Ausheilens maximiert wird. Bei einer Ausführungsform kann die Ausheilung durch ein Ausheilen mit einer Spitzentemperatur von beispielsweise zwischen 1000°C und 1080°C durchgeführt werden.
  • 2B veranschaulicht das Halbleiterbauelement nach dem Ausbilden einer zweiten Maske und dem Strukturieren der epitaxialen lateralen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf 2B wird eine zweite Maske 50 über der ersten epitaxialen lateralen Überwachsungsschicht 30 ausgebildet. Die zweite Maske 50 kann derart auf die erste Maske 20 ausgerichtet werden, dass der Bereich zwischen der ersten Maske 20 exponiert ist. Aus diesem Grund kann die zweite Maske 50 schmaler sein als die erste Maske 20 (in einer Draufsicht), wodurch ein Teil der ersten Maske 20 exponiert wird, wenn eine Öffnung 40 in der ersten epitaxialen lateralen Überwachsungsschicht 30 ausgebildet wird. Dementsprechend führen Ausrichtungsfehler zwischen der ersten Maske 20 und der zweiten Maske 50 nicht zu einer Diskontinuität in der vergrabenen Trennschicht, die ausgebildet wird.
  • Unter Verwendung der zweiten Maske 50 als eine Ätzmaske werden Öffnungen 40 in der ersten epitaxialen lateralen Überwachsungsschicht 30 ausgebildet. Das Ätzen kann bei einer Ausführungsform ein Plasmaprozess sein, wenngleich auch andere Arten von Ätzprozessen verwendet werden können, solange eine anisotrope Ätzung erhalten wird. Weil ein Teil der darunterliegenden ersten Maske 20 nicht über der zweiten Maske 50 liegt, kann der Ätzprozess gestoppt werden, indem detektiert wird, wann ein Gebiet der ersten Maske 20 beginnt, geätzt zu werden. Mit anderen Worten kann der Endpunkt des Ätzprozesses detektiert werden, wenn eine Oberfläche der ersten Maske 20 erreicht wird.
  • 2C veranschaulicht das Halbleiterbauelement nach dem Ausbilden einer Isolationsschicht zwischen den Öffnungen in der zweiten Maske gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Wie in 2C dargestellt, wird eine Isolationsschicht 60 zwischen der zweiten Maske 50 in den Öffnungen 40 ausgebildet. Bei verschiedenen Ausführungsformen wird die Isolationsschicht 60 nur an der Bodenoberfläche der Öffnungen 40 ausgebildet.
  • Bei einer Ausführungsform umfasst die Isolationsschicht 60 ein thermisches Oxid. Bei alternativen Ausführungsformen umfasst die Isolationsschicht 60 einen Stapel von Materialien einschließlich einem Oxid/Nitrid, Oxid/Nitrid/Oxid. Bei weiteren Ausführungsformen umfasst die Isolationsschicht 60 ein Nitrid. Bei einer Ausführungsform umfassen die erste Maske 20 und die Isolationsschicht 60 ein gleiches Material.
  • Bei einer Ausführungsform ist die Isolationsschicht 60 dicker als die erste Maske 20, damit die exponierte Oberfläche der ersten Maske 20 bedeckt wird. Das Bedecken der exponierten Oberfläche der ersten Maske 20 stellt ein kontinuierliches Isolationsgebiet sicher und vermeidet die nachfolgende Ausbildung von Rissen zwischen der ersten Maske 20 und der Isolationsschicht 60.
  • Bei einigen Ausführungsformen bedeckt die Isolationsschicht 60 außerdem die peripheren Gebiete des Substrats 10 wie etwa das äußere periphere Gebiet des Halbleiterwafers, die Sägestraßen zwischen benachbarten Chips.
  • Bei einer oder mehreren Ausführungsformen kann die Isolationsschicht 60 so abgeschieden werden, dass sie eine unterschiedliche Beanspruchung besitzt als die erste Maske 20. Falls beispielsweise die erste Maske 20 eine Zugspannung besitzt, kann die Isolationsschicht 60 eine Druckspannung aufweisen.
  • Ein Ausheilungsprozess kann nun oder während der nachfolgenden Fabrikation durchgeführt werden, um die erste Maske 20, die Isolationsschicht 60 oder beide Schichten aufzuschmelzen, um eine kontinuierliche vergrabene Isolationsschicht auszubilden.
  • Ein Aspekt des obigen Prozesses betrifft die Ausbildung der Isolationsschicht 60 nur an der Bodenoberfläche der Öffnung 40. Ausführungsformen des Prozesses des Ausbildens dieser Schicht werden unter Verwendung vergrößerter Querschnittsansichten von 3 und 4 beschrieben.
  • Die 3A–3E veranschaulichen ein Verfahren zum Ausbilden einer Isolationsschicht an der Bodenoberfläche der Öffnung gemäß Ausführungsformen der vorliegenden Erfindung. Die in 3A–3E beschriebenen Prozesse können ein Weg sein, um die in 2C dargestellte Struktur auszubilden.
  • 3A veranschaulicht ein Halbleiterbauelement nach der Ausbildung eines konformalen Liners in einer Öffnung mit hohem Seitenverhältnis gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Eine Öffnung wird im Substrat 10 ausgebildet, als Beispiel, wie in 1–2B beschrieben. Unter Bezugnahme auf 3A wird ein konformaler Liner 310 über der Öffnung, dem Substrat 10 und der vergrabenen Maskenschicht 305 abgeschieden, wie dargestellt. Der konformale Liner 310 kann bei einer Ausführungsform ein unter Verwendung thermischer Oxidation oder thermischer Nitridation aufgewachsenes Oxid sein. Bei alternativen Ausführungsformen kann der konformale Liner 310 unter Verwendung eines konformalen Abscheidungsprozesses wie etwa APCVD (Atmospheric Pressure Chemical Vapor Deposition) oder SACVD (Sub-Atmospheric Pressure Chemical Vapor Deposition) unter Verwendung organometallischer Vorläufer wie etwa Tetraethoxysilan (TEOS) und Ozongaschemie abgeschieden werden. Die Reaktion zwischen TEOS und Ozon scheidet Siliziumoxid ab. Bei weiteren alternativen Ausführungsformen kann der konformale Liner 310 unter Verwendung von LPCVD (Low Pressure CVD), PECVD (Plasma Enhanced CVD) und anderen abgeschieden werden.
  • 3B veranschaulicht ein Halbleiterbauelement nach dem Ausbilden eines konformalen Liners gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Ein Füllmaterial 320 wird als nächstes in der verbleibenden Öffnung abgeschieden. Das Füllmaterial 320 kann ein Resist, Kohlenstoff, Imid, Polymer, ein Vergussmaterial und andere Materialien sein, die Öffnungen mit einem tiefen Seitenverhältnis füllen können. Das Füllmaterial 320 kann eine andere Ätzselektivität als der konformale Liner 310 besitzen, so dass diese beiden Materialien durch separate Ätzprozesse unabhängig entfernt werden können, während sie diesem bestimmten Ätzprozess ausgesetzt werden. Das Füllmaterial 320 wird veranlasst, die Öffnungen zu überfüllen, wie in 3B dargestellt. Wenngleich nicht gezeigt, kann die obere Oberfläche des Füllmaterials 320 aufgrund der darunterliegenden Öffnung eine Rauheit beinhalten.
  • 3C veranschaulicht ein Halbleiterbauelement nach dem Polieren des Füllmaterials gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Mit einem Planarisierungsprozess wird die Oberfläche des Füllmaterials 320 poliert. Bei einer Ausführungsform wird der Planarisierungsprozess an dem konformalen Liner 310 gestoppt. Bei einer alternativen Ausführungsform kann der Planarisierungsprozess auch den konformalen Liner 310 durchätzen, um das Substrat 10 zu exponieren. Bei verschiedenen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Polierprozess umfassen.
  • Bei einigen Ausführungsformen kann das Überfüllen und Planarisieren übersprungen werden, falls die Öffnung teilweise unter Verwendung eines alternativen Prozesses gefüllt wird.
  • 3D veranschaulicht ein Halbleiterbauelement nach dem Ätzen des konformalen Liners gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf 3D wird der exponierte konformale Liner 310 unter Verwendung eines Ätzprozesses geätzt. Bei einer Ausführungsform kann ein zeitlich gesteuerter Nassätzprozess verwendet werden. Bei einer anderen Ausführungsform kann ein Plasmaätzprozess verwendet werden. Der Ätzprozess entfernt selektiv den konformalen Liner 310, ohne das Füllmaterial 320 zu ätzen.
  • 3E veranschaulicht ein Halbleiterbauelement nach dem Entfernen des Füllmaterials gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Das exponierte Füllmaterial 320 kann dann geätzt werden, ohne den konformalen Liner 310 zu ätzen. Bei verschiedenen Ausführungsformen wird das Füllmaterial 320 geätzt, um den konformalen Liner 310 zu exponieren. Der Ätzprozess wird so gewählt, dass der konformale Liner 310 nicht geätzt wird, während das Füllmaterial 320 geätzt wird. Der konformale Liner 310 kann bei einigen Ausführungsformen für eine Endpunktdetektion verwendet werden.
  • Somit bleibt eine Schicht des konformalen Liners 310 nur an der Bodenoberfläche der Öffnung zurück. Eine nachfolgende Verarbeitung kann folgen, wie in 5–6 oder 10A–10B erörtert.
  • 4 veranschaulicht ein alternatives Verfahren zum Ausbilden einer Isolationsschicht an der Bodenoberfläche der Öffnung gemäß Ausführungsformen der vorliegenden Erfindung.
  • Im Gegensatz zu der in 3A–3E beschriebenen Ausführungsform wird in dieser Ausführungsform eine Isolationsschicht 60 unter Verwendung eines anodischen Prozesses direkt ausgebildet. Falls die erste epitaxiale laterale Überwachsungsschicht 30 durch die erste Maske 20 elektrisch isoliert ist, wird nur die Oberfläche des Substrats 10 elektrisch geladen, falls ein Potential an das Substrat 10 angelegt wird. In solchen Fällen kann ein anodischer Oxidationsprozess verwendet werden, um die exponierte Oberfläche des Substrats 10 in der Öffnung 40 selektiv zu oxidieren.
  • Eine positive Spannung kann an das Substrat 10 angelegt werden, und ein relatives negatives Potential wird durch die Kathodenelektrode (CE) an den Elektrolyten 250 angelegt. Die exponierte Waferoberfläche bildet die Anode für den elektrolytischen Prozess. Bei einer oder mehreren Ausführungsformen kann der Elektrolyt 250 Salpetersäure und Wasser umfassen. Ein Ausheilungsprozess kann nach dem anodischen Oxidationsprozess durchgeführt werden. Wiederhin kann eine nachfolgende Verarbeitung folgen, wie in den 5–6 oder 10A–10B erörtert.
  • 5 veranschaulicht das Halbleiterbauelement nach der Ausbildung einer weiteren epitaxialen lateralen Überwachsungsschicht zwischen den Öffnungen in der zweiten Maske gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Von 2C aus weitergehend wird unter Verwendung der exponierten Seitenwände der ersten epitaxialen lateralen Überwachsungsschicht 30 eine zweite epitaxiale laterale Überwachsungsschicht 70 aufgewachsen. Die zweite epitaxiale laterale Überwachsungsschicht 70 ist durch die Isolationsschicht 60 von dem Substrat 10 getrennt. Die Überlappung zwischen der Isolationsschicht 60 und der ersten Maske 20 stellt sicher, dass keine Oberfläche des Substrats 10 exponiert ist, was ansonsten Stringer erzeugen würde, die elektrisch mit dem Substrat 10 verbunden sind.
  • Die zweite epitaxiale laterale Überwachsungsschicht 70 füllt die Öffnungen 40 und bildet dadurch eine einzelne Schicht über dem Substrat 10. Der zweiten epitaxialen lateralen Überwachsungsschicht 70 kann gestattet werden zu überfüllen, so dass ein Aufwachsen lateral über der zweiten Maske 50 abläuft. Das Aufwachsen der zweiten epitaxialen lateralen Überwachsungsschicht 70 nukleiert von den Seitenwänden der ersten epitaxialen lateralen Überwachsungsschicht 30 und benachbarte Oberflächen vereinen sich. Dementsprechend verschmilzt epitaxiales Material von benachbarten Öffnungen 40 miteinander, um die einzelne Schicht der zweiten epitaxialen lateralen Überwachsungsschicht 70 auszubilden. Ein nachfolgendes Ausheilen kann durchgeführt werden, um die Kristallinität dieser Schicht zu verbessern.
  • 6 veranschaulicht das Halbleiterbauelement nach einer Planarisierung der zweiten epitaxialen lateralen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die zweite epitaxiale laterale Überwachsungsschicht 70 wird planarisiert, um eine planare Oberfläche auszubilden. Die Planarisierung kann in verschiedenen Ausführungsformen unter Verwendung eines chemisch-mechanischen Polierprozesses durchgeführt werden. Der Planarisierungsprozess kann bei einer oder mehreren Ausführungsformen auch zum Entfernen der zweiten Maske 50 verwendet werden. Alternativ kann ein separater Ätzprozess verwendet werden, um die zweite Maske 50 zu entfernen.
  • 7A veranschaulicht eine obere Schnittansicht der Öffnung des Halbleiterbauelements vor dem Füllen mit der zweiten epitaxialen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei verschiedenen Ausführungsformen kann die erste Maske unterschiedliche Formen und eine unterschiedliche Dichte über das Substrat 10 hinweg besitzen. Bei einer Ausführungsform, wie in 7B dargestellt, werden die erste Maske und danach die Öffnungen 40 derart hergestellt, dass die Öffnungen 40 wie Kontaktlöcher geformt sind.
  • 7B veranschaulicht eine obere Schnittansicht der Öffnung des Halbleiterbauelements vor dem Füllen mit der zweiten epitaxialen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf 7B werden die Öffnungen 40 in dem peripheren Gebiet des Substrats 10 ausgebildet. Wenn beispielsweise das Substrat 10 ein Halbleiterwafer ist, umfasst das äußere periphere Gebiet des Halbleiterwafers die Öffnungen 40, über denen die zweite epitaxiale laterale Überwachsungsschicht 70 aufgewachsen werden kann.
  • 7C veranschaulicht eine obere Schnittansicht der Öffnung des Halbleiterbauelements vor dem Füllen mit der zweiten epitaxialen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Wie in 7C dargestellt, wird bei einer Ausführungsform die erste Maske 20 (und die zweite Maske 50) als Säulen über dem Substrat 10 ausgebildet. Bei verschiedenen Ausführungsformen können die Öffnungen 40 20% bis 80% des Flächeninhalts der Hauptoberfläche des Substrats 10 ausmachen.
  • Die obigen Ausführungsformen von 7A–7C können auf beliebige der anderen oben und unten beschriebenen Ausführungsformen angewendet werden.
  • Die 8–10 veranschaulichen ein Halbleiterbauelement während verschiedener Fabrikationsstadien gemäß Ausführungsformen der vorliegenden Erfindung. Ausführungsformen der vorliegenden Erfindung können verwendet werden, um einen vergrabenen Hohlraum über dem Substrat 10 auszubilden, wie unten beschrieben werden wird.
  • 8 veranschaulicht das Halbleiterbauelement nach dem Entfernen der Isolationsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Der Prozess folgt der in 1, 2A und 2B beschriebenen Beschreibung. Dementsprechend wird eine erste Maske 20 strukturiert, die erste epitaxiale laterale Überwachsungsschicht 30 wird aufgewachsen und unter Verwendung der zweiten Maske 50 strukturiert, um Öffnungen 40 auszubilden, wie oben in verschiedenen Ausführungsformen beschrieben.
  • Unter Bezugnahme auf 8 wird im Gegensatz zu 2C die zweite Maske 50 vor dem Beginn des zusätzlichen epitaxialen lateralen Überwachsungsprozesses entfernt.
  • 9 veranschaulicht das Halbleiterbauelement nach dem Ausbilden einer Isolationsschicht am Boden der Öffnungen gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Nach dem Entfernen der Isolierschicht wird eine Isolationsschicht 60 an der Bodenoberfläche der Öffnungen 40 ausgebildet, wie in anderen Ausführungsformen beschrieben (z. B. 3 und 4 oben). Bei einer Ausführungsform wird die ein Oxid, Oxid/Nitrid oder einen Oxid/Nitrid/Oxid-Stapel umfassende Isolationsschicht 60 am Boden der Öffnungen 40 ausgebildet, wie in verschiedenen Ausführungsformen beschrieben.
  • Die 10A und 10B veranschaulichen das Halbleiterbauelement nach dem Ausbilden eines Hohlraums, der innerhalb der Epitaxialschicht eingebettet ist, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei einer Ausführungsform wird ein Prozess zum Ausbilden von Hohlräumen in der Epitaxialschicht beschrieben, wenngleich bei anderen Ausführungsformen andere Prozesse verwendet werden können. Bei einem beispielhaften Hohlraumausbildungsprozess werden dreidimensionale (3-D) Strukturen generiert und einem Hochtemperaturprozess in einer Umgebung ausgesetzt, die ein Diffusionserhöhungselement enthält, was zu einer Schließung der oberen Teile der 3-D-Strukuren und der assoziierten Ausbildung von Leerstellen führt, die durch das Substrat 10 vollständig abgedichtet sind, was, wie zuvor beschrieben, ein einkristallines Substrat sein kann. Wenn das Substrat 10 einkristallines Silizium umfasst, kann das Diffusionserhöhungselement Wasserstoff sein, was die Festkörperdiffusion von Siliziumatomen erhöht, was zu einer Neuanordnung des kristallinen Substrats 10 führt. Bei einer Ausführungsform wird das die Öffnungen 40 umfassende Substrat 10 einer Wasserstoffatmosphäre ausgesetzt und ausgeheilt. Beispielsweise kann das Ausheilen bei verschiedenen Ausführungsformen zwischen 400°C und 550°C durchgeführt werden.
  • Die Atome der ersten epitaxialen lateralen Überwachsungsschicht 30 ordnen sich während des Wasserstoffausheilens um, um einen vergrabenen Hohlraum 120 innerhalb der Epitaxialschicht 110 auszubilden, wie in 10A dargestellt. Vorteilhafterweise sind der vergrabene Hohlraum 120 und die Epitaxialschicht 110 von dem Substrat 10 getrennt.
  • Bei einer alternativen Ausführungsform wird der Venecia-Prozess durchgeführt, so dass eine brückenartige obere Schicht 130 entlang des oberen Abschnitts der Öffnungen 40 erzeugt wird, wodurch sich mehrere Hohlräume 140 ergeben. Dies ist in 10B dargestellt.
  • Dementsprechend kann eine weitere Verarbeitung fortgesetzt werden, um Bauelementstrukturen auszubilden. Ein Beispiel von Strukturen können optoelektronische Bauelemente, Bauelemente mit sich bewegenden Komponenten wie etwa MEMS-Bauelemente und andere sein.
  • Die 11–19 veranschaulichen ein Halbleiterbauelement während verschiedener Fabrikationsstadien gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • Bei weiteren Ausführungsformen kann ein vergrabenes Oxid unter Verwendung isotroper Ätzprozesse durchgeführt werden, wie weiter unter Verwendung der 11–19 beschrieben. Diese Ausführungsform kann Prozessschritte beinhalten, die ähnliche den vorausgegangenen Ausführungsformen sind.
  • 11 veranschaulicht das Halbleiterbauelement nach dem Ausbilden einer Ätzmaske über dem Substrat gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 11 dargestellt, wird eine erste Maske 20 über einem Substrat 10 ausgebildet. Die erste Maske 20 kann wie in vorausgegangenen Ausführungsformen beschrieben ausgebildet werden.
  • 12 veranschaulicht das Halbleiterbauelement nach dem Ausbilden tiefer Öffnungen in dem Substrat gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Als nächstes wird, wie in 12 dargestellt, ähnlich vorausgegangenen Ausführungsformen, eine tiefe Öffnung 210 im Substrat 10 ausgebildet. Die tiefe Öffnung 210 kann bei einer Ausführungsform ein Graben sein. Bei einer anderen Ausführungsform kann die tiefe Öffnung 210 wie ein Kontaktloch geformt sein, so dass die Länge und Breite der tiefen Öffnung 210 ähnlich sind. Bei verschiedenen Ausführungsformen kann die tiefe Öffnung 210 unter Verwendung eines Plasmaprozesses ausgebildet werden, wenngleich in verschiedenen Ausführungsformen ein anderer anisotroper Prozess verwendet werden kann.
  • 13 veranschaulicht das Halbleiterbauelement nach dem Passivieren der Seitenwände der tiefen Öffnung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Als nächstes unter Bezugnahme auf 13 werden die Seitenwände der tiefen Öffnung 210 mit einem Seitenwandabstandshalter 220 passiviert. Der Seitenwandabstandshalter 220 kann durch Abscheiden eines Liners, bei dem es sich um ein Oxid, ein Nitrid oder eine Kombination aus Oxid und Nitrid oder einen Stapel, der einen oder mehrere Schichten aus Oxid und Nitrid umfasst, handeln kann, in dem Graben ausgebildet werden. Der Liner wird im Bereich des Grabenbodens unter Verwendung eines anisotropen Prozesses geätzt, um den Seitenwandabstandshalter 220 auszubilden. Der anisotrope Prozess kann in einer Ausführungsform ein reaktiver Ionenätzprozess sein.
  • 14 veranschaulicht das Halbleiterbauelement nach einem isotropen Ätzprozess gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Wie als nächstes in 14 dargestellt, kann ein isotroper Ätzprozess verwendet werden, um niedrigere Öffnungen 230 auszubilden. Der isotrope Ätzprozess kann ein Nassätzprozess sein. Bei einigen Ausführungsformen kann der isotrope Ätzprozess einen Trockenätzprozess einschließlich eines isotropen Plasmaätzprozesses umfassen.
  • 15 veranschaulicht das Halbleiterbauelement nach dem Ausbilden eines Seitenwandliners auf den niedrigeren Öffnungen gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Wie anhand der 15–18 beschrieben werden wird, werden die niedrigeren Öffnungen 230 mit einem Isoliermaterial gefüllt. Bei einer Ausführungsform kann dies unter Verwendung eines einzelnen Trocken- oder Nassoxidationsprozesses durchgeführt werden. Bei einigen Ausführungsformen kann dies unter Verwendung mehrerer Prozessschritte durchgeführt werden, wie hier weiter beschrieben. Ein thermischer Oxidationsprozess kann verwendet werden, um die exponierten Oberflächen der niedrigeren Öffnung 230 zu oxidieren. Der Silizium verbrauchende Oxidationsprozess wird durchgeführt, bis sich die Oxidliner 240 von benachbarten niedrigeren Öffnungen 230 unter Ausbildung einer kontinuierlichen Linerschicht miteinander vereinigen, wie in 15 dargestellt.
  • 16 veranschaulicht das Halbleiterbauelement nach dem Füllen der niedrigeren Öffnungen gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf 16 kann ein isolierendes Füllmaterial 250 verwendet werden, um die niedrigeren Öffnungen 230 zu füllen. Das isolierende Füllmaterial 250 kann in verschiedenen Ausführungsformen ein Low-k-Dielektrikumsmaterial, Oxid oder ein Nitrid umfassen. Das isolierende Füllmaterial 250 kann ein Material sein, das in der Lage ist, Öffnungen mit hohem Seitenverhältnis zu füllen, ohne dass Leerstellen oder Hohlräume zurückbleiben. Beispielsweise kann das isolierende Füllmaterial 250 so gewählt werden, dass es gute Aufschmelzeigenschaften besitzt, so dass es während der Abscheidung oder während eines nachfolgenden Aufschmelzausheilens aufschmilzt.
  • 17 veranschaulicht das Halbleiterbauelement nach dem Entfernen der Seitenwandpassivierung von der tiefen Öffnung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Der Seitenwandabstandshalter 220 wird unter Verwendung eines Ätzprozesses wie etwa eines Nassätzprozesses entfernt. Der Seitenwandabstandshalter 220 kann in einer Ausführungsform selektiv entfernt werden, ohne das isolierende Füllmaterial 250 zu entfernen.
  • 18 veranschaulicht das Halbleiterbauelement nach dem Füllen der tiefen Öffnung mit einer epitaxialen lateralen Überwachsungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Ein epitaxialer lateraler Überwachsungsprozess wird verwendet, um das epitaxiale Füllgebiet 260 aufzuwachsen. Die epitaxiale Schicht nukleiert von den exponierten Seitenwänden des Substrats 10.
  • 19 veranschaulicht das Halbleiterbauelement nach einer Planarisierung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die nachfolgende Verarbeitung einschließlich einer Planarisierung des epitaxialen Füllgebiets 260 kann wie in früheren Ausführungsformen beschrieben ablaufen, beispielsweise unter Verwendung eines chemisch-mechanischen Planarisierungsprozesses zum Ausbilden der Epitaxialschicht 270. Die Epitaxialschicht 270 ist durch die Reihe von miteinander verbundenen blasenförmigen Trenngebieten von dem darunterliegenden Substrat 10 getrennt. Die darunterliegende Maske 20 kann während der Planarisierung entfernt werden. Die weitere Verarbeitung kann wie in herkömmlicher Halbleiterfabrikation fortgesetzt werden, um die gewünschte Bauelementstruktur in der Epitaxialschicht 270 zu erzeugen.
  • Ausführungsformen der vorliegenden Erfindung können in vielen Anwendungen verwendet werden. Einige beispielhafte Anwendungen werden unten beschrieben, ohne den Schutzbereich der Erfindung auf nur diese Anwendungen zu beschränken. Diese werden vorgelegt, um nur als Beispiele zu dienen.
  • 20 veranschaulicht die Möglichkeit des Ausbildens von Kontaktvias zu dem Substrat gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei einer oder mehreren Ausführungsformen werden einigen Öffnungen zwischen der ersten Maske 20 maskiert, während die Isolationsschicht 60 ausgebildet wird, oder werden alternativ lokal in diesem Bereich nach der Erzeugung der Schicht 60 entfernt. Folglich füllt die erste epitaxiale laterale Überwachsungsschicht 30 oder die zweite epitaxiale laterale Überwachsungsschicht 70 diese Räume. Ein Kontakt 83 kann durch diese Öffnung der ersten Maske 20 hergestellt werden, um das darunterliegende Substrat 10 zu kontaktieren. Dies löst ein wichtiges Problem bei herkömmlichen SOI-Substraten.
  • 21 veranschaulicht dünnere epitaxiale Gebiete an Sägestraßen gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei alternativen Ausführungsformen kann der Abstand zwischen benachbarten Öffnungen in den Sägestraßen 602 relativ zu den Chipgebieten 601 größer sein, so dass sich die lateral aufwachsenden Epitaxialschichten einander in diesem Bereich bevorzugt nicht berühren. Bei einer Ausführungsform ist der Abstand zwischen benachbarten Öffnungen in den Sägestraßen 602 relativ zu den Chipgebieten 601 um 10% größer. Somit ist die Dicke der zweiten epitaxialen Überwachsungsschicht 70 (oder einer nachfolgenden Epitaxialschicht) an den Sägestraßen 602 geringer als bei den Chipgebieten 601, wie dargestellt. Die dünnere zweite epitaxiale Überwachsungsschicht 70 lässt sich während eines Sägeprozesses, der am Ende der Verarbeitung durchgeführt wird, leichter durchschneiden. Bei weiteren Ausführungsformen kann nach dem Ausbilden der zweiten epitaxialen Überwachsungsschicht 70 ein Füllmaterial abgeschieden werden, um die ungefüllten Abschnitte in den Sägestraßen 602 zu füllen. Zu Beispielen des Füllmaterials können Materialien wie etwa Kohlenstoff, Epoxid, Resists, Vergussmassen und andere gehören.
  • Bei verschiedenen Ausführungsformen können die so ausgebildeten vergrabenen Oxidschichten auch als eine Dünnungsstoppschicht verwendet werden, um Wafer mit einer konstanten Dicke herzustellen, wodurch die Dickenvariationen zwischen Wafern minimiert werden. Die vergrabenen Oxidschichten fungieren als eine selbstjustierende Dünnungsstoppschicht für den von der Rückseite aus durchgeführten Dünnungsprozess. Bei anderen Beispielen können die vergrabenen Oxidschichten als ein Stopp während des Zurückätzens beispielsweise durch Nassätzen, zum Beispiel in KOH oder TMAH, oder CMP, oder eines anderen Schleifens verwendet werden.
  • 22A–22B veranschaulichen das Halbleiterbauelement nach einer Release-Ätzung, was zu einer hängenden Struktur führt, die die epitaxiale Schicht umfasst, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Ausführungsformen der vorliegenden Erfindung können verwendet werden, um MEMS-Bauelemente (Microelectromechanical System) herzustellen. 22A veranschaulicht eine Ausführungsform, bei der die kontinuierliche vergrabene Isolationsschicht beispielsweise unter Verwendung von Fluorwasserstoffsäure weggeätzt worden ist, um einen Hohlraum 605 und eine darüberliegende zweite epitaxiale Überwachsungsschicht 70 auszubilden. Bei einigen Ausführungsformen kann die Isolationsschicht 60 eine andere Zusammensetzung und deshalb Ätzselektivität zur ersten Maske 20 besitzen. Deshalb kann die Isolationsschicht 60 oder die erste Maske 20 selektiv geätzt werden, wie in 22B gezeigt, um vergrabene Hohlräume 606 auszubilden.
  • Die 23A–23B veranschaulichen das Halbleiterbauelement unter Verwendung mehrerer Schichten für das vergrabene Trenngebiet gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Wie zuvor beschrieben, kann entweder die erste Maske 20 oder die Isolationsschicht 60 aus mehreren Schichten bestehen. Zur Veranschaulichung enthält die Isolationsschicht 60 eine erste Schicht 60A, auf der die zweite Schicht 608 abgeschieden worden ist. Die erste Schicht 60A kann ein anderes Material sein als die zweite Schicht 608. Beispielsweise ist in einer Ausführungsform die erste Schicht 60A ein Nitrid und die zweite Schicht 60B ist ein Oxid. Solche Strukturen können viele Anwendungen besitzen.
  • 23B veranschaulicht eine beispielhafte Anwendung, in der eine der Schichten der Isolationsschicht gemäß einer Ausführungsform der vorliegenden Erfindung geätzt wird. Unter Bezugnahme auf 23B werden die zweite Schicht 608 und die erste Maske 20 in einer Ausführungsform geätzt, um einen kontinuierlichen vergrabenen Hohlraum 605 auszubilden.
  • Wenngleich die vorliegende Erfindung unter Bezugnahme auf veranschaulichende Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen und Kombinationen der veranschaulichenden Ausführungsformen sowie andere Ausführungsformen der Erfindung ergeben sich dem Fachmann bei Bezugnahme auf die Beschreibung. Es ist deshalb beabsichtigt, dass die beigefügten Ansprüche alle derartigen Modifikationen oder Ausführungsformen einschließen.

Claims (28)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Ausbilden einer Öffnung in einem ersten epitaxialen lateralen Überwachsungsgebiet, um eine Oberfläche des Halbleitersubstrats innerhalb der Öffnung zu exponieren; Ausbilden eines Isolationsgebiets an der exponierten Oberfläche des Halbleitersubstrats innerhalb der Öffnung; und Verwenden eines lateralen epitaxialen Aufwachsprozesses, der die Öffnung mit einem zweiten Halbleitermaterial füllt, um ein zweites epitaxiales laterales Überwachsungsgebiet auszubilden.
  2. Verfahren nach Anspruch 1, unter Verwendung eines weiteren lateralen epitaxialen Aufwachsprozesses, Ausbilden des ersten epitaxialen lateralen Überwachsungsgebiets umfassend ein erstes Halbleitermaterial über einem Halbleitersubstrat.
  3. Verfahren nach Anspruch 1 oder 2, wobei vor dem Ausbilden des ersten epitaxialen lateralen Überwachsungsgebiets, Ausbilden einer ersten Maske über dem Substrat und Aufwachsen des ersten Halbleitermaterials von zwischen der ersten Maske.
  4. Verfahren nach Anspruch 3, wobei das Ausbilden der Öffnung Folgendes umfasst: Ausbilden einer auf die erste Maske ausgerichteten zweiten Maske; und Ätzen der Öffnung unter Verwendung der zweiten Maske als eine Ätzmaske.
  5. Verfahren nach Anspruch 3 oder 4, wobei die erste Maske und das Isolationsgebiet ein kontinuierliches Trenngebiet bilden.
  6. Verfahren nach einem der Ansprüche 3 bis 5, wobei das Isolationsgebiet einen Abschnitt der ersten Maske überlappt.
  7. Verfahren nach einem der Ansprüche 3 bis 6, wobei die erste Maske und das Isolationsgebiet unterschiedliche Materialien umfassen.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei das erste Halbleitermaterial und das Halbleitersubstrat ein unterschiedliches Halbleitermaterial umfassen.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei das erste Halbleitermaterial und das zweite Halbleitermaterial ein gleiches Halbleitermaterial umfassen.
  10. Verfahren nach einem der Ansprüche 1 bis 9, weiterhin umfassend: Ausbilden einer zweiten Öffnung in einem des ersten epitaxialen lateralen Überwachsungsgebiets, um eine andere Oberfläche des Halbleitersubstrats innerhalb der zweiten Öffnung zu exponieren; und Füllen der zweiten Öffnung mit einem leitfähigen Material, um ein Kontaktvia zu dem Halbleitersubstrat auszubilden.
  11. Verfahren nach einem der Ansprüche 1 bis 10, weiterhin umfassend: während des Ausbildens der Öffnung, Ausbilden einer zweiten Öffnung in einem des ersten epitaxialen lateralen Überwachsungsgebiets, um eine andere Oberfläche des Halbleitersubstrats innerhalb der zweiten Öffnung zu exponieren, wobei die Öffnung in einem Chipgebiet ausgebildet wird und die zweite Öffnung in einer Sägestraße ausgebildet wird, und wobei die Öffnung eine erste kritische Öffnungsgröße besitzt und die zweite Öffnung eine zweite kritische Öffnungsgröße besitzt, wobei die erste kritische Öffnungsgröße kleiner ist als die zweite kritische Öffnungsgröße; und Füllen der zweiten Öffnung mit dem zweiten Halbleitermaterial unter Verwendung des lateralen epitaxialen Aufwachsprozesses, wobei eine Dicke des zweiten Halbleitermaterials in der Sägestraße kleiner ist als eine Dicke des zweiten Halbleitermaterials im Chipgebiet.
  12. Verfahren nach einem der Ansprüche 1 bis 11, weiterhin umfassend: Ätzen des Isolationsgebiets nach dem Füllen der Öffnung mit dem zweiten Halbleitermaterial.
  13. Verfahren nach einem der Ansprüche 1 bis 12, wobei das Isolationsgebiet einen Stapel von Schichten aus einem Oxid und einem Nitrid umfasst.
  14. Verfahren nach einem der Ansprüche 1 bis 13, wobei das Ausbilden des Isolationsgebiets an der exponierten Oberfläche des Halbleitersubstrats innerhalb der Öffnung Folgendes umfasst: Ausbilden eines konformalen Liners entlang Seitenwänden der Öffnung und der exponierten Oberfläche des Halbleitersubstrats innerhalb der Öffnung; Füllen der Öffnung mit einem Opfermaterial, wobei das Opfermaterial den konformalen Liner an der exponierten Oberfläche des Halbleitersubstrats innerhalb der Öffnung bedeckt; Entfernen des konformalen Liners von den Seitenwänden und Entfernen des Opfermaterials.
  15. Verfahren nach einem der Ansprüche 1 bis 14, wobei das Ausbilden des Isolationsgebiets an der exponierten Oberfläche des Halbleitersubstrats innerhalb der Öffnung das selektive Oxidieren der exponierten Oberfläche des Halbleitersubstrats innerhalb der Öffnung umfasst.
  16. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Ausbilden mehrerer erster Öffnungen und mehrerer Säulen in einem Halbleitersubstrat unter Verwendung eines anisotropen Ätzprozesses, wobei jede der mehreren ersten Öffnungen durch eine der mehreren Säulen von einer anderen der mehreren ersten Öffnungen beabstandet ist; Ausbilden mehrerer zweiter Öffnungen in dem Halbleitersubstrat durch Erweitern durch die mehreren ersten Öffnungen unter Verwendung eines isotropen Ätzprozesses; Behandeln exponierter Oberflächen des Halbleitersubstrats an den mehreren zweiten Öffnungen, um einen konformalen Liner auszubilden; und unter Verwendung eines lateralen epitaxialen Aufwachsprozesses, Aufwachsen eines epitaxialen lateralen Überwachsungsgebiets in den mehreren ersten Öffnungen von den mehreren Säulen des Halbleitersubstrats.
  17. Verfahren nach Anspruch 16, weiterhin umfassend: Ausbilden von Passivierungsschichten an Seitenwänden der mehreren ersten Öffnungen vor dem Ausbilden der mehreren zweiten Öffnungen; und Entfernen der Passivierungsschichten an den Seitenwänden der mehreren ersten Öffnungen vor dem Verwenden des lateralen epitaxialen Aufwachsprozesses.
  18. Verfahren nach Anspruch 16 oder 17, weiterhin umfassend das Füllen der mehreren zweiten Öffnungen mit einem isolierenden Füllmaterial.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Behandeln der exponierten Oberflächen des Halbleitersubstrats die mehreren zweiten Öffnungen füllt.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei das Behandeln der exponierten Oberflächen des Halbleitersubstrats das Verwenden einer thermischen Oxidation oder einer thermischen Nitridation umfasst.
  21. Verfahren nach einem der Ansprüche 16 bis 20, wobei das Behandeln der exponierten Oberflächen des Halbleitersubstrats einen Oxidliner in jeder der mehreren zweiten Öffnungen ausbildet, wobei sich die Oxidliner in benachbarten Öffnungen der mehreren zweiten Öffnungen vereinigen, um eine einzelne Oxidschicht auszubilden.
  22. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Ausbilden mehrerer Maskengebiete über einem Halbleitersubstrat, wobei die mehreren Maskengebiete Abschnitte des Halbleitersubstrats exponieren, während sie andere Abschnitte des Halbleitersubstrats bedecken; unter Verwendung eines lateralen epitaxialen Aufwachsprozesses, Ausbilden eines epitaxialen lateralen Überwachungsgebiets durch die exponierten Abschnitte des Halbleitersubstrats; Ausbilden mehrerer Öffnungen in dem epitaxialen lateralen Überwachsungsgebiet; und Ausbilden eines vergrabenen Hohlraums in dem epitaxialen lateralen Überwachsungsgebiet.
  23. Verfahren nach Anspruch 22, das weiterhin Folgendes umfasst: nach dem Ausbilden der mehreren Öffnungen, Ausbilden mehrerer Isolationsgebiete an einem Bodenabschnitt der mehreren Öffnungen.
  24. Verfahren nach Anspruch 22 oder 23, wobei das Ausbilden des vergrabenen Hohlraums das Ausheilen in einer Wasserstoffatmosphäre umfasst.
  25. Verfahren nach einem der Ansprüche 22 bis 24, wobei die mehreren Öffnungen so ausgerichtet werden, dass sie sich zwischen den mehreren Maskengebieten befinden.
  26. Halbleiterbauelement, umfassend: ein Halbleitersubstrat; ein erstes epitaxiales Überwachsungsgebiet mit einer Öffnung hinunter zu einer Oberfläche des Halbleitersubstrats; ein Isolationsgebiet an der Oberfläche des Halbleitersubstrats innerhalb der Öffnung; und ein zweites Halbleitermaterial, das ein zweites epitaxiales laterales Überwachsungsgebiet ausbildet, das die Öffnung füllt.
  27. Halbleiterbauelement, umfassend: ein Halbleitersubstrat, umfassend mehrere erste Öffnungen und mehrere Säulen, wobei jede der mehreren ersten Öffnungen durch eine der mehreren Säulen von einer anderen der mehreren ersten Öffnungen beabstandet ist; wobei das Halbleitersubstrat weiterhin mehrere zweite Öffnungen umfasst, wobei sich jede der mehreren zweiten Öffnungen durch eine der mehreren ersten Öffnungen erstreckt; wobei das Halbleitersubstrat weiterhin innerhalb der mehreren zweiten Öffnungen einen konformalen Liner und, lateral von den mehreren Säulen aufgewachsen, ein epitaxiales laterales Überwachsungsgebiet in den mehreren ersten Öffnungen umfasst.
  28. Halbleiterbauelement, umfassend: ein Halbleitersubstrat; mehrere Maskengebiete, die über dem Halbleitersubstrat ausgebildet sind und konfiguriert sind zum Exponieren von Abschnitten des Halbleitersubstrats während sie andere Abschnitte des Halbleitersubstrats bedecken; ein epitaxiales laterales Überwachsungsgebiet, das durch die exponierten Abschnitte des Halbleitersubstrats ausgebildet ist; mehrere Öffnungen in dem epitaxialen lateralen Überwachsungsgebiet; und einen vergrabenen Hohlraum, der in dem epitaxialen lateralen Überwachsungsgebiet ausgebildet ist.
DE102016122921.0A 2015-11-29 2016-11-28 Halbleitersubstrate mit vergrabenen Trennschichten und Verfahren zu deren Ausbildung Withdrawn DE102016122921A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/953,362 US9875926B2 (en) 2015-11-29 2015-11-29 Substrates with buried isolation layers and methods of formation thereof
US14/953,362 2015-11-29

Publications (1)

Publication Number Publication Date
DE102016122921A1 true DE102016122921A1 (de) 2017-06-01

Family

ID=58693038

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016122921.0A Withdrawn DE102016122921A1 (de) 2015-11-29 2016-11-28 Halbleitersubstrate mit vergrabenen Trennschichten und Verfahren zu deren Ausbildung

Country Status (3)

Country Link
US (1) US9875926B2 (de)
CN (1) CN106816407A (de)
DE (1) DE102016122921A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019108754A1 (de) 2019-03-06 2020-09-10 Infineon Technologies Ag Halbleitervorrichtung mit einem porösen bereich, waferverbundstruktur und verfahren zum herstellen einerhalbleitervorrichtung

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4760036A (en) * 1987-06-15 1988-07-26 Delco Electronics Corporation Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
JP2812388B2 (ja) 1988-01-18 1998-10-22 富士通株式会社 Ｓｏｉ半導体装置の製造方法
US5308445A (en) * 1991-10-23 1994-05-03 Rohm Co., Ltd. Method of manufacturing a semiconductor device having a semiconductor growth layer completely insulated from a substrate
US5710057A (en) 1996-07-12 1998-01-20 Kenney; Donald M. SOI fabrication method
US5691230A (en) 1996-09-04 1997-11-25 Micron Technology, Inc. Technique for producing small islands of silicon on insulator
US6940098B1 (en) * 1999-03-17 2005-09-06 Mitsubishi Cable Industries, Ltd. Semiconductor base and its manufacturing method, and semiconductor crystal manufacturing method
EP1043769A1 (de) * 1999-04-07 2000-10-11 STMicroelectronics S.r.l. Herstellungsverfahren für eine Halbleiterscheibe mit durch isolierendes Material getrennten monokristallinen Gebieten, insbesondere zur Herstellung integrierter Leistungsbauelemente, und dadurch hergestellte Scheibe
EP1043770B1 (de) * 1999-04-09 2006-03-01 STMicroelectronics S.r.l. Herstellung von vergrabenen Hohlräumen in einer einkristallinen Halbleiterscheibe und Halbleiterscheibe
US7294536B2 (en) * 2000-07-25 2007-11-13 Stmicroelectronics S.R.L. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
KR100401655B1 (ko) 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
EP2171748A1 (de) * 2007-07-26 2010-04-07 S.O.I.Tec Silicon on Insulator Technologies Epitaktische verfahren und damit gezüchtete templates
EP2286455B1 (de) * 2008-05-28 2019-04-10 Nexperia B.V. Graben-gate-halbleiterbauelement und verfahren zu seiner herstellung
JP5180050B2 (ja) * 2008-12-17 2013-04-10 スタンレー電気株式会社 半導体素子の製造方法
US8598713B2 (en) * 2009-07-22 2013-12-03 Newport Fab, Llc Deep silicon via for grounding of circuits and devices, emitter ballasting and isolation
US20110147883A1 (en) 2009-12-23 2011-06-23 Infineon Technologies Austria Ag Semiconductor body with a buried material layer and method
US8865560B2 (en) * 2012-03-02 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with LDD extensions
US9337079B2 (en) * 2012-10-09 2016-05-10 Stmicroelectronics, Inc. Prevention of contact to substrate shorts

Also Published As

Publication number Publication date
CN106816407A (zh) 2017-06-09
US9875926B2 (en) 2018-01-23
US20170154808A1 (en) 2017-06-01

Similar Documents

Publication Publication Date Title
DE10200399B4 (de) Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
DE10209989B4 (de) Verfahren zur Herstellung von DRAM-Grabenkondensatorstrukturen mit kleinen Durchmessern mittels SOI-Technologie
JP6207170B2 (ja) 欠陥の無いヘテロエピタキシャルのためのマスク構造および方法
DE102011088581B4 (de) Verfahren zur Herstellung von Gehäuseverbindungen und damit hergestelltes Bauelement
US5321298A (en) Soi wafer fabrication by selective epitaxial growth
DE102012022829B4 (de) Verfahren zum Herstellen von isolierten Halbleiterstrukturen sowie Vorrichtung
DE19906030A1 (de) Grabenisolationsstruktur eines Halbleiterbauteils und Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt
GB2156149A (en) Dielectrically-isolated integrated circuit manufacture
KR0178823B1 (ko) 반도체장치 및 그 제조방법
WO2011051499A1 (de) Verfahren zur herstellung von silizium-halbleiterscheiben mit einer schicht zur integration von iii-v halbleiterbauelementen
JPS59124141A (ja) 半導体装置の製造方法
DE102013102248A1 (de) Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
DE102014117974A1 (de) Elektronische Vorrichtung, Verfahren zur Herstellung einer elektronischen Vorrichtung und Verfahren zum Betreiben einer elektronischen Vorrichtung
DE102016109165B4 (de) Ein halbleiterbauelement und verfahren zum bilden einer mehrzahl von halbleiterbauelementen
DE102006062829B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung
TWI770315B (zh) 半導體裝置之製造方法
DE102014110450B4 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
US7435628B1 (en) Method of forming a vertical MOS transistor
DE102020125660A1 (de) Bosch-tiefenätzung mit hohem seitenverhältnis
DE102016102074A1 (de) Dielektrische Strukturen mit negativer Verjüngung und Verfahren zur Bildung derselben
DE102014116834B4 (de) Halbleitereinzelchip aufweisend eine Maskierungsstruktur, die Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert, Verfahren zum Ausbildung eines Halbleiterchips sowie zugehöriger Wafer
DE60035994T2 (de) Verfahren zur Herstellung eines dünnen selbsttragenden Halbleitervorrichtungsfilms und einer dreidimensionalen Halbleitervorrichtung
KR20110002423A (ko) 결함이 감소된 절연체 상의 반도체 헤테로 구조체
DE102016122921A1 (de) Halbleitersubstrate mit vergrabenen Trennschichten und Verfahren zu deren Ausbildung
DE102011010248B3 (de) Ein Verfahren zum Herstellen eines Halbleiterbausteins

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee