DE102016102074A1 - Dielektrische Strukturen mit negativer Verjüngung und Verfahren zur Bildung derselben - Google Patents

Dielektrische Strukturen mit negativer Verjüngung und Verfahren zur Bildung derselben Download PDF

Info

Publication number
DE102016102074A1
DE102016102074A1 DE102016102074.5A DE102016102074A DE102016102074A1 DE 102016102074 A1 DE102016102074 A1 DE 102016102074A1 DE 102016102074 A DE102016102074 A DE 102016102074A DE 102016102074 A1 DE102016102074 A1 DE 102016102074A1
Authority
DE
Germany
Prior art keywords
component
hole
auxiliary layer
forming
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102016102074.5A
Other languages
English (en)
Inventor
Manfred Engelhardt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102016102074A1 publication Critical patent/DE102016102074A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma & Fusion (AREA)

Abstract

Ein Verfahren zum Bilden einer dielektrischen Struktur umfasst das Bilden einer Hilfsschicht über einem Substrat und das Bilden eines Lochs innerhalb der Hilfsschicht. Ein Füllmaterial wird in das Loch abgeschieden. Die Hilfsschicht wird entfernt, um die dielektrische Struktur mit einer negativen Verjüngung zu bilden. Die dielektrische Struktur weist eine obere kritische Abmessung auf, die größer ist als eine untere kritische Abmessung.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich allgemein auf die Halbleiterherstellung und bei bestimmten Ausführungsbeispielen auf dielektrische Strukturen mit negativer Verjüngung und Verfahren zur Bildung derselben.
  • HINTERGRUND
  • Halbleiterbauelemente werden bei einer Vielzahl von elektronischen und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen unter anderem integrierte Schaltungen oder diskrete Bauelemente, die auf Halbleiterwafern durch Abscheiden von einem oder mehreren Typen von Materialdünnfilmen über den Halbleiterwafern und Strukturieren der Materialdünnfilme gebildet werden, um die integrierten Schaltungen zu bilden.
  • Siliziumoxid wird als eine Isolierschicht bei vielen solchen Anwendungen eingesetzt. Z. B. wird Siliziumoxid häufig als dielektrische Prä-Metall-Schicht (PMD-Schicht; PMD = Pre-Metal Dielectric) unter der Metallisierungsschicht und über den aktiven Bauelementregionen verwendet.
  • Siliziumoxid wir üblicherweise durch thermische Oxidation oder durch Verwenden eines chemischen Dampfabscheidungsprozesses (CVD-Prozess; CVD = Chemical Vapor Deposition) oder eines plasmaunterstützten CVD-Prozesses abgeschieden. Nach dem Abscheiden von Siliziumoxid wird es üblicherweise geätzt, um eine strukturierte Struktur zu bilden. Das Ätzen kann unter Verwendung von Nassätzen ausgeführt werden, das üblicherweise isotrop ist. Anisotrope Merkmale in dem abgeschiedenen Oxid werden im Allgemeinen unter Verwendung von Plasmaätzen hergestellt, wie z. B. von reaktivem Ionenätzen.
  • ZUSAMMENFASSUNG
  • Es besteht ein Bedarf zum Bereitstellen eines verbesserten Konzepts für ein Verfahren zum Bilden einer dielektrischen Struktur.
  • Ein solcher Bedarf kann durch den Gegenstand von einem oder mehreren beliebigen der Ansprüche erfüllt werden.
  • Einige Ausführungsbeispiel beziehen sich auf ein Verfahren zum Bilden einer dielektrischen Struktur, das Verfahren umfassend das Bilden einer Hilfsschicht über einem Substrat; das Bilden eines Lochs innerhalb der Hilfsschicht; das Abscheiden eines Füllmaterials in das Loch; und das Entfernen der Hilfsschicht, um die dielektrische Struktur mit einer negativen Verjüngung zu bilden, wobei die dielektrische Struktur eine obere kritische Abmessung Aufweist, die größer ist als eine untere CD.
  • Optional weist das Füllmaterial, das in das Loch abgeschieden wird, ein dotiertes Oxid auf.
  • Wiederum optional weist das Bilden des Lochs das Verwenden eines Plasmaätzens auf.
  • Optional weist das Plasmaätzen einen Prozessparameter auf, um eine positive Verjüngung zu erzeugen, wobei ein Prozessgas während des Plasmaätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Plasmaätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Plasmaätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass mehr von der ersten Komponente als von der zweiten Komponente vorliegt.
  • Wiederum optional weist die erste Komponente CHF3 auf und die zweite Komponente weist CF4 auf.
  • Optional umfasst das Bilden des Lochs innerhalb der Hilfsschicht das Bilden einer Fotoresistschicht über der Hilfsschicht; das Entwickeln der Fotoresistschicht, um eine Öffnung zu bilden; und das Ätzen der Hilfsschicht unter Verwendung der Fotoresistschicht als eine Ätzmaske.
  • Wiederum optional weist die Öffnung eine Seitenwand mit positiver Verjüngung auf.
  • Optional weist ein Prozessgas während des Ätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Ätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Ätzens auf, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass mehr von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  • Wiederum optional weist die Öffnung eine Seitenwand ohne Verjüngung auf.
  • Optional weist ein Prozessgas während des Ätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Ätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Ätzens auf, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass weniger von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  • Wiederum optional umfasst das Verfahren ferner das Entfernen der Fotoresistschicht vor dem Abscheiden des Füllmaterials in das Loch.
  • Optional umfasst das Verfahren ferner das Abscheiden des Füllmaterials über der Fotoresistschicht und das Entfernen der Fotoresistschicht nach dem Abscheiden des Füllmaterials in das Loch.
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden einer dielektrischen Struktur, das Verfahren umfassend das Bilden eines Lochs innerhalb einer Hilfsschicht, wobei das Loch positiv verjüngte Seitenwände aufweist; das Abscheiden eines dotierten Oxids in das Loch und Kontaktieren des Lochs; und das Entfernen der Hilfsschicht, um ein strukturiertes Füllmaterial mit negativ verjüngten Seitenwänden zu bilden.
  • Optional weist das Bilden des Lochs innerhalb der Hilfsschicht das Ätzen mit einem Plasmaprozess auf, wobei ein Prozessgas während des Plasmaätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Ätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Ätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass mehr von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden einer dielektrischen Struktur, das Verfahren umfassend das Bilden einer Hilfsschicht über einem Substrat; das Bilden eines ersten Lochs innerhalb der Hilfsschicht, wobei sich das erste Loch teilweise in die Hilfsschicht zu einer ersten Tiefe erstreckt; das Bilden eines zweiten Lochs innerhalb des ersten Lochs, wobei sich das zweite Loch tiefer in die Hilfsschicht erstreckt als das erste Loch; das Abscheiden eines Füllmaterials in das erste Loch und das zweite Loch; und das Entfernen der Hilfsschicht, um ein strukturiertes Füllmaterial mit einer negativen Verjüngung zu bilden.
  • Optional weist das strukturierte Füllmaterial eine obere kritische Abmessung größer als eine untere CD auf.
  • Wiederum optional umfasst das Verfahren ferner das Bilden eines dritten Lochs innerhalb des zweiten Lochs, wobei sich das dritte Loch tiefer in die Hilfsschicht erstreckt als das zweite Loch, wobei das Abscheiden des Füllmaterials in das erste Loch und das zweite Loch das Abscheiden des Füllmaterials in das dritte Loch umfasst.
  • Optional weist das Bilden der Hilfsschicht das Bilden einer Öffnung mit einer Seitenwand mit positiver Verjüngung auf.
  • Wiederum optional weist das Bilden des ersten Lochs innerhalb der Hilfsschicht das Ätzen mit einem Plasmaprozess auf, wobei ein Prozessgas während des Plasmaätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Plasmaätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Plasmaätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass mehr von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  • Optional weist die Öffnung eine Seitenwand ohne Verjüngung auf.
  • Wiederum optional weist das Bilden des ersten Lochs innerhalb der Hilfsschicht das Ätzen mit einem Plasmaprozess auf, wobei ein Prozessgas während des Plasmaätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Plasmaätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Plasmaätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass weniger von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Bilden einer dielektrischen Struktur das Bilden einer Hilfsschicht über einem Substrat und das Bilden eines Lochs innerhalb der Hilfsschicht. Ein Füllmaterial wird in das Loch abgeschieden. Die Hilfsschicht wird entfernt, um die dielektrische Struktur zu bilden, die eine negative Verjüngung aufweist. Die dielektrische Struktur weist eine obere kritische Abmessung (CD; Critical Dimension) auf, die größer ist als eine untere CD.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Bilden einer dielektrischen Struktur das Bilden eines Lochs innerhalb einer Hilfsschicht. Das Loch hat positiv verjüngte Seitenwände. Ein dotiertes Oxid wird in das Loch abgeschieden und kontaktiert das Loch. Die Hilfsschicht wird entfernt, um strukturiertes Füllmaterial mit negativ verjüngten Seitenwänden zu bilden.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Bilden einer dielektrischen Struktur das Bilden einer Hilfsschicht über einem Substrat und das Bilden eines ersten Lochs innerhalb der Hilfsschicht. Das erste Loch erstreckt sich teilweise in die Hilfsschicht zu einer ersten Tiefe. Ein zweites Loch wird innerhalb des ersten Lochs gebildet. Das zweite Loch erstreckt sich tiefer in die Hilfsschicht als das erste Loch. Das Füllmaterial wird in das erste Loch und das zweite Loch abgeschieden. Die Hilfsschicht wird entfernt, um ein strukturiertes Füllmaterial mit einer negativen Verjüngung zu bilden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile derselben wird nun Bezug auf die nachfolgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen genommen, in denen:
  • 1 eine Querschnittansicht eines Halbleiterbauelements während der Herstellung nach der Bildung von dotierten Regionen und optional mit einer oder mehreren Metallisierungsschichten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 2 eine Querschnittansicht eines Substrats nach dem Bilden einer Hilfsschicht über dem Substrat gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 3 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Strukturieren des Fotoresistmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 4 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Strukturieren des Hilfsmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 5 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Entfernen des Fotoresistmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 6 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Füllen der Öffnung mit einem Füllmaterial gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 7 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Planarisieren des Füllmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 8a und 8b die hergestellte dielektrische Struktur darstellen, wobei 8a eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Entfernen der Hilfsschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt, und wobei 8b eine entsprechende Draufsicht des Halbleiterbauelements darstellt;
  • 9 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Strukturieren der Fotoresistschicht mit positiv verjüngten Seitenwänden gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 10 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Ätzen der Hilfsschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 11 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Entfernen des Abstandhalters nach einem Mehrschritt-Ätzprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 12 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Füllen der Mehrschrittöffnung mit einem Füllmaterial gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 13 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Entfernen der Hilfsschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 14 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach einem optionalen Ausheilprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 15 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Abscheiden des Füllmaterials über ein Resistmaterial gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 16 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach einem Polierprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt; und
  • 17 eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach der Entfernung jeglicher verbleibenden Fotoresistschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • DETAILLIERTE BESCHREIBUNG VON DARSTELLENDEN AUSFÜHRUNGSBEISPIELEN
  • Herkömmliche Merkmale weisen eine positive Verjüngung auf, anders ausgedrückt nimmt die Abmessung des Merkmals von unten nach oben ab, wobei oben der Abschnitt ist, der weg von einem Stützsubstrat gewandt ist. Für einige Anwendungen jedoch werden dielektrische Strukturen mit negativer Verjüngung benötigt. Bei einer dielektrischen Struktur mit einer negativen Verjüngung nimmt die Abmessung des Merkmals von unten nach oben (Abschnitt, der weg von dem Stützsubstrat gewandt ist) zu, sodass die obere kritische Abmessung größer ist als die untere CD. Es gibt keine herkömmlichen Verfahren zum Bilden dielektrischer Strukturen mit negativer Verjüngung.
  • Ausführungsbeispiele der vorliegenden Erfindung werden verwendet, um dielektrische Merkmale zu bilden, die eine negative Verjüngung aufweisen. Vorteilhafterweise stellen Ausführungsbeispiele der vorliegenden Erfindung eine kosteneffektive Möglichkeit zum Herstellen solcher Strukturen dar.
  • 1 stellt eine Querschnittansicht eines Halbleiterbauelements während der Herstellung nach der Bildung einer dotierten Region und optional mit einer oder mehreren Metallisierungsschichten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • 1 stellt eine Querschnittansicht eines Substrats 10 mit einer Hilfsschicht 20 dar, die darüber gebildet ist. Das Substrat 10 kann ein Halbleitersubstrat sein, das darin gebildete, dotierte Regionen aufweist. Bei einigen Ausführungsbeispielen kann das Substrat 10 Metallisierungsschichten zum Verbinden der dotierten Regionen umfassen und externe Kontakte zu den Bauelementen innerhalb des Substrats 10 bereitstellen. Entsprechend kann das Substrat 10 eine darin angeordnete aktive Schaltungsanordnung enthalten. Die aktive Schaltungsanordnung kann in und/oder über einem Substrat 10 gebildet sein und umfasst die aktiven Bauelementregionen 5, die Transistoren, Widerstände, Kondensatoren, Induktoren oder andere Komponenten umfassen können, die verwendet werden, um integrierte Schaltungen zu bilden. Die aktiven Bereiche können ferner andere Strukturen umfassen, wie z. B. Isolationsregionen, z. B. können die aktiven Bereiche Transistoren umfassen (z. B. CMOS-Transistoren und/oder Bipolartransistoren), die voneinander durch Isolationsregionen getrennt sind, z. B. Flachgrabenisolation.
  • Als nächstes wird die Metallisierung (falls vorhanden) über die aktiven Bauelementregionen 5 abgeschieden, um die aktiven Bauelemente elektrisch zu kontaktieren und zu verbinden. Die Metallisierung und die aktiven Bauelementregionen 5 bilden zusammen eine komplette, funktionale integrierte Schaltung. Anders ausgedrückt können die elektrischen Funktionen des Halbleiterchips durch die verbundene aktive Schaltungsanordnung ausgeführt werden. Bei Logikbauelementen kann die Metallisierung viele Schichten umfassen, z. B. neun oder mehr, aus Kupfer oder alternativ aus anderen Metallen. Bei Speicherbauelementen, wie z. B. DRAMs, kann die Anzahl von Metallebenen weniger sein und kann Aluminium sein. Die aktiven Bauelementregionen 5 können auch einen Teil eines diskreten Bauelements bilden, wobei in diesem Fall die Anzahl der Ebenen aus Metallleitungen minimal ist.
  • Bei verschiedenen Ausführungsbeispielen kann das Substrat 10 auf einem Siliziumsubstrat gebildet sein. Alternativ kann bei anderen Ausführungsbeispielen das Substrat 10 auf Siliziumcarbid (SiC) gebildet worden sein. Bei einem Ausführungsbeispiel kann das Substrat 10 zumindest teilweise auf Galliumnitrid (GaN) gebildet worden sein. Z. B. kann das Substrat 10 einen lateralen Transistor aufweisen, gebildet auf GaN auf Silizium. Bei einem anderen Ausführungsbeispiel kann das Substrat 10 einen vertikalen Transistor aufweisen, der auf GaN auf einem Bulk-GaN-Substrat gebildet ist. Bei alternativen Ausführungsbeispielen kann das Substrat 10 Halbleiter-auf-Isolator-Substrate aufweisen, wie z. B. SOI (Semiconductor On Insulator) sowie Verbundhalbleiter, wie z. B. GaAs, InP, InSb, SbInP und andere.
  • Das Substrat 10 kann Epitaxialschichten umfassen, die heteroepitaxiale oder homoepitaxiale Schichten umfassen. Einige Beispiele des Substrats 10 sind ein monokristallines Bulk-Silizium-Substrat (oder eine Schicht, die darauf gewachsen oder anderweitig darin gebildet ist), eine Schicht aus (110) Silizium auf einem (100) Siliziumwafer und eine Schicht aus Silizium-auf-Isolator-Wafer (SOI-Wafer; SOI = Silicon-On-Insulator), oder eine Schicht eines Germanium-auf-Isolator-Wafers (GeOI-Wafers). Bei anderen Ausführungsbeispielen können andere Halbleiter, wie z. B. Silizium-Germanium, Germanium, Galliumarsenid, Indiumarsenid, Indium-Gallium-Arsenid, Indium-Antimonid oder andere als das Substrat 10 verwendet werden.
  • 2 stellt eine Querschnittansicht eines Substrats nach dem Bilden einer Hilfsschicht über dem Substrat gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Bei verschiedenen Ausführungsbeispielen ist die Hilfsschicht 20 ausgebildet, um selektiv relativ zu dem strukturierten Merkmal entfernt zu werden, das eine negative Verjüngung aufweist, die gebildet wird. Bei verschiedenen Ausführungsbeispielen umfasst die Hilfsschicht 20 ein Isoliermaterial. Z. B. umfasst die Hilfsschicht 20 SiO2, wie z. B. auf Tetraethylorthosilikat (TEOS) oder Fluor-TeOS (FTEOS) basierende Oxide, die dotiertes Silikatglas, Organosilikatglas (OSG), kohlenstoffdotierte Oxide (CDO; Carbon Doped Oxides), Fluorsilikatglas (FSG), Aufschleuderglas (SOG; Spin-On Glass) oder Isoliermaterialien mit niedrigem k-Wert umfassen, die z. B. eine dielektrische Konstante von ungefähr 4 oder weniger aufweisen, oder dielektrische Diffusionsbarriereschichten oder Ätzstoppschichten, wie z. B. Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumcarbid (SiC) oder Siliziumcarbonitrid (SiCN), die z. B. eine dielektrische Konstante von ungefähr 4 oder höher aufweisen, oder Kombinationen oder mehrere Schichten derselben, beispielsweise aber alternativ kann die Hilfsschicht 20 andere Materialien aufweisen. Die Hilfsschicht 20 kann auch dichtes SICH oder poröses Dielektrikum mit einem k-Wert von beispielsweise ungefähr 3 oder niedriger aufweisen. Die Hilfsschicht 20 kann auch beispielsweise ein Material mit ultraniedrigem k-Wert (ULK; Ultra-Low-k) mit einem k-Wert von ungefähr 2,3 oder niedriger aufweisen.
  • Bei anderen Ausführungsbeispielen kann die Hilfsschicht 20 ferner amorphe Materialien aufweisen, wie z. B. amorphen Kohlenstoff, und eine andere Halbleiterschicht, wie z. B. SiGe oder Germanium, die selektiv relativ zu dem Substrat 10 und der negativ verjüngten Struktur, die gebildet wird, entfernt werden kann.
  • Bei anderen Ausführungsbeispielen kann die Hilfsschicht 20 auch organische Materialien sein, wie z. B. Polymere, Formverbindungen, Harze und andere. Bei einem oder mehreren Ausführungsbeispielen kann die Hilfsschicht 20 ein oder mehrere umfassen aus einem Polymer, einem Copolymer, einem Biopolymer, einem faserimpregnierten Polymer (z. B. Kohlenstoff- oder Glas-Fasern in einem Harz), einem partikelgefüllten Polymer und anderen organischen Materialien. Bei einem oder mehreren Ausführungsbeispielen umfasst die Hilfsschicht 20 ein Dichtmittel, das nicht unter Verwendung einer Formverbindung gebildet ist, und Materialien, wie z. B. Epoxidharze und/oder Silikone. Bei verschiedenen Ausführungsbeispielen kann die Hilfsschicht 20 aus jeglichen duroplastischen, thermoplastischen, einem wärmehärtenden Material/ien, Laminat, Epoxidmaterial und anderen hergestellt sein.
  • Eine Fotoresistschicht 30 ist über der Hilfsschicht 20 abgeschieden. Die Fotoresistschicht 30 umfasst eine positive Resistschicht, in der der Abschnitt der Fotoresistschicht 30, der dem Lichtstrahl durch eine Maske ausgesetzt ist, für den Fotoresistentwickler löslich wird. Bei verschiedenen Ausführungsbeispielen kann die Fotoresistschicht 30 eines oder mehrere umfassen aus Polymethylmethakrylat (PMMA), Polymethylglutarimid (PMGI), Phenolformaldehydharz und anderen. Die Fotoresistschicht 30 kann gebildet werden durch Abscheiden eines Fotoresistmaterials auf eine Region über dem Substrat 10, gefolgt von Schleudern.
  • 3 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Strukturieren des Fotoresistmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Bezugnehmend auf 3 wird die Fotoresistschicht 30 strukturiert, um eine oder mehrere Öffnungen 31 in der Fotoresistschicht 30 zu bilden. Bei einem oder mehreren Ausführungsbeispielen kann ein herkömmlicher Lithografieprozess verwendet werden, um die Fotoresistschicht 30 zu strukturieren. Im Fall eines positiven Resists wird die Region, die freiliegend für eine Strahlung ist, mit einem Entwickler aufgelöst, wodurch die eine oder die mehreren Öffnungen 31 gebildet werden. Alternativ wird im Fall eines negativen Resists die Region, die nicht der Strahlung ausgesetzt ist, mit einem Entwickler aufgelöst, wodurch die eine oder mehreren Öffnungen 31 gebildet werden.
  • 4 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Strukturieren des Hilfsmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Bezugnehmend auf 4 wird die Hilfsschicht 20 unter Verwendung der Fotoresistschicht 30 als die Ätzmaske strukturiert, um die zweite Öffnung 32 in der Hilfsschicht 20 zu bilden. Die zweite Öffnung 32 legt das darunterliegende Substrat 10 frei.
  • Bei verschiedenen Ausführungsbeispielen wird die Hilfsschicht 20 unter Verwendung eines Plasmaätzprozesses strukturiert, der eine Kombination aus reaktiven und ionischen Ätzprozessen sein kann. Bei verschiedenen Ausführungsbeispielen können die Hilfsschicht 20 und die Fotoresistschicht 30 in einer einzelnen Prozesskammer strukturiert werden. Bei einem Ausführungsbeispiel können die Hilfsschicht und die Fotoresistschicht 30 unter Verwendung desselben Plasmaätzprozesses und derselben Chemie strukturiert werden.
  • Bei einem oder mehreren Ausführungsbeispielen ist der Plasmaätzprozess modifiziert, um Seitenwände zu erzeugen, die eine positive Verjüngung aufweisen, d. h. bei der der Winkel α kleiner als 90° ist (wenn der Winkel α gleich 90° ist, liegt keine Verjüngung vor). Der Plasmaprozess kann eingestellt werden, um die Verjüngung durch Steuern der Anisotropie des Ätzprozesses zu ändern.
  • Bei verschiedenen Ausführungsbeispielen kann der Verjüngungswinkel durch Modifizieren der Abscheidungs- und Ätz-Rate bei einem Plasmaprozess eingestellt werden. Bei einem typischen Plasmaprozess sind sowohl Abscheiden als auch Ätzen konkurrierende Prozesse. Die Abscheidung kann die Abscheidung von Ionen- und Plasmaspezies umfassen sowie die Wiederabscheidung des Materials, das entfernt wird. Z. B. kann das Material des Substrats, das geätzt wird, durch das Plasma oxidiert werden und auf die Seitenwände der Öffnungen abgeschieden werden, die gebildet werden. Abhängig von dem abgeschiedenen Material kann das abgeschiedene Material das Ätzen der Seitenwände verhindern oder reduzieren, wodurch die positive Verjüngung der Öffnung 32 verstärkt wird, die gebildet wird.
  • Bei weiteren Ausführungsbeispielen kann der Verjüngungswinkel β durch Modifizieren der Verhältnisse der reaktiven neutralen Spezies und der ionischen Spezies eingestellt werden. Die reaktiven neutralen Spezies können das isotrope Ätzen Verstärken während die ionischen Spezies das anisotrope Ätzen verstärken können.
  • Bei einem oder mehreren Ausführungsbeispielen kann das Prozessgas zum Ätzen modifiziert werden, um den Verjüngungswinkel zu ändern. Das Prozessgas für das Plasmaätzen umfasst eine erste Komponente mit einem hohen Aufbau aus Polymeren während des Plasmaätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Plasmaätzens. Das Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente ist derart eingestellt, dass mehr von der ersten Komponente als von der zweiten Komponente vorhanden ist. Somit wird mehr aufgebaut, was ein positiv verjüngtes Profil erzeugt, wie gezeigt ist. Z. B. umfasst bei einem Ausführungsbeispiel die erste Komponente CHF3 und die zweite Komponente umfasst CF4. Zum Erhalten eines vertikalen Profils kann das Prozessgas derart eingestellt werden, dass weniger von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  • 5 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Entfernen des Fotoresistmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Die Fotoresistschicht 30 kann z. B. unter Verwendung eines Nassätzens entfernt werden, was die dritte Öffnung 33 in der Hilfsschicht 20 hinterlässt.
  • 6 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Füllen der Öffnung mit einem Füllmaterial gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Bei einem oder mehreren Ausführungsbeispielen wird ein Füllmaterial 40 innerhalb der dritten Öffnung 33 abgeschieden. Das Füllmaterial 40 wird darüber abgeschieden, um ein vollständiges Füllen der dritten Öffnung 33 sicherzustellen und um eine Überfüllschicht 45 zu bilden.
  • Bei verschiedenen Ausführungsbeispielen umfasst das Füllmaterial 40 ein dotiertes Oxid, wie z. B. SiO2, das mit Bor und/oder Phosphor dotiert ist. Das Siliziumdioxid kann unter Verwendung eines chemischen Dampfabscheidungsprozesses abgeschieden werden (CVD-Prozess; CVD = Chemical Vapor Deposition), wie z. B. eines sub-atmosphärischen CVD- oder plasmagestützten CVD-Prozesses, bei einem Ausführungsbeispiel.
  • Der Abscheidungsprozess kann die Verwendung eines Trägergases, einer Oxidierungsspezies, einer Siliziumquelle, einer Borquelle und einer Phosphorquelle bei einem oder mehreren Ausführungsbeispielen umfassen. Ein Beispielträgergas ist Helium. Die Oxidierungsspezies kann Ozon, Sauerstoff, N2O und NO umfassen. Bei verschiedenen Ausführungsbeispielen kann die Siliziumquelle Tetraethylorthoselan (TEOS), Selan oder andere sein.
  • Triethylphosphat (TEPO), Triethylphosphit (TEPi), Trimethylphosphat (TMOP), Trimethylphosphit (TMPi) und ähnliche Verbindungen können als Phosphorquelle verwendet werden. Auf ähnliche Weise können Triethylborat (TEB), Trimethylborat (TMB) und ähnliche Verbindungen als eine Borquelle verwendet werden. Im Allgemeinen weisen dotierte Oxide, die ein Rückflussverhalten zeigen, eine kombinierte Gesamtdotierung aus Phosphor und Bor im Bereich von 4 bis 9% auf.
  • Nachdem das Füllmaterial 40 (dotiertes Siliziumoxid) abgeschieden ist, wird ein nachfolgendes Erwärmen ausgeführt, um ein Rückfließen des Oxids zu verursachen. Das Erwärmen erweicht das Oxid und lässt es fließen, wodurch intrinsische Spannung gelöst wird sowie die Stöchiometrie des Oxids in eine stabilere Zusammensetzung gebracht wird. Das Substrat 10 kann erwärmt werden, um die Viskosität des Oxids zu reduzieren. Der Erwärmungsprozess kann auf ungefähr 400°C bei einem Ausführungsbeispiel ausgeführt werden, z. B. auf zwischen 400°C bis 600°C.
  • 7 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Planarisieren des Füllmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Wie in der vorangehenden 6 dargestellt ist, weist nach dem Reflow-Prozess (Rückfluss-Prozess) das Füllmaterial 40 eine nicht einheitliche obere Oberfläche aufgrund des Füllens der Öffnung auf. Genauer gesagt ist die obere Oberfläche des Füllmaterials 40 über der dritten Öffnung 33 niedriger als eine obere Oberfläche des Füllmaterials 40 über der Hilfsschicht 20.
  • Bezugnehmend auf 7 wird ein Planarisierungsprozess ausgeführt. Der Planarisierungsprozess kann ein Polierprozess sein, wie z. B. ein chemisch mechanischer Planarisierungsprozess (CMP-Prozess; CMP = Chemical Mechanical Planarization) bei einem Ausführungsbeispiel. Der CMP-Prozess wird nach dem Freilegen einer oberen Oberfläche der Hilfsschicht 20 gestoppt. Ein oberer Abschnitt der Hilfsschicht 20 kann durch den CMP-Prozess entfernt werden, bevor bei verschiedenen Ausführungsbeispielen gestoppt wird. Dementsprechend wird eine dielektrische Struktur 55, die in die Hilfsschicht 20 eingebettet ist, gebildet.
  • Bei einigen Ausführungsbeispielen ist die Planarisierung möglicherweise nicht notwendig, wenn das Füllmaterial 40 aufgrund des verwendeten Abscheidungsprozesses eine planare Oberfläche aufweist. Z. B. kann als eine Darstellung das Füllmaterial als eine Flüssigkeit angewendet werden, unter Verwendung eines Schleuderbeschichtungsprozesses, wodurch eine planare obere Oberfläche gebildet wird. Bei einem solchen Ausführungsbeispiel kann auch ein Ätzprozess verwendet werden, um die Überfüllschicht 45 zu entfernen.
  • 8a stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Entfernen der Hilfsschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. 8b stellt eine entsprechende Draufsicht des Halbleiterbauelements dar.
  • Die untere kritische Abmessung (CDB) ist kleiner als die obere CD (CDT), was zu der negativen Verjüngung führt. Die Hilfsschicht 20 wird entfernt, wobei eine dielektrische Struktur 65 mit einer negativen Verjüngung übrig gelassen wird. Dementsprechend wird unter Verwendung von Ausführungsbeispielen der vorliegenden Erfindung eine Struktur mit negativer Verjüngung gebildet. Bei verschiedenen Ausführungsbeispielen kann der Verjüngungswinkel β zwischen 5° bis 30° sein. Bei einem oder mehreren Ausführungsbeispielen kann der Verjüngungswinkel β zwischen 10° bis 40° sein. Bei alternativen Ausführungsbeispielen kann der Verjüngungswinkel β zwischen 15° bis 30° sein.
  • Wie in 8b dargestellt ist kann die negative Verjüngung in beiden Richtungen entlang der Längen- und der Breiten-Richtung gebildet werden.
  • Eine nachfolgende Verarbeitung kann wie bei einer herkömmlichen Halbleiterverarbeitung fortfahren.
  • 9 und 10 stellen ein alternatives Ausführungsbeispiel der vorliegenden Erfindung dar, bei dem die Fotoresistschicht auch mit einer positiven Verjüngung gebildet sein kann.
  • Dieses Ausführungsbeispiel kann dem Prozess folgen, der in 1 bis 2 dargestellt ist.
  • 9 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Strukturieren der Fotoresistschicht mit positiv verjüngten Seitenwänden gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Bei einem oder mehreren Ausführungsbeispielen kann die Entwicklung der Fotoresistschicht 30 zum Bilden einer Öffnung 110 mit einer verjüngten Seitenwand führen. Die positiv verjüngte Seitenwand kann durch die lithografischen Prozesse erhalten werden, die einen Resist-Rückfluss-Prozessschritt umfassen können.
  • 10 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Ätzen der Hilfsschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Wie vorangehend beschrieben wurde, wird die Hilfsschicht 20 unter Verwendung eines Plasmaprozesses geätzt, um eine zweite Öffnung 120 mit verjüngten Seitenwänden zu bilden. Das Vorhandensein der verjüngten Seitenwände der Fotoresistschicht 30 kann dabei helfen, den Verjüngungswinkel der Seitenwände der Hilfsschicht 20 zu vergrößern.
  • Bei verschiedenen Ausführungsbeispielen kann eine Prozesssequenz, die ein Zurückziehen des Resists umfasst, mit einer repetitiven Sequenz von Ätzschritten für die Hilfsschicht 20 und ein Maskenzurückziehen der Maskenschicht 30 umfassen. Die Sequenz kann ein kurzes anisotropes dielektrisches Ätzen (was zu einem flachen, vertikalen Profil führt) und ein kurzes isotropes Resistätzen (was zu einem lateralen Resist-Zurückziehen und einer unerwünschten Resist-Dünnung führt) umfassen. Die obige Sequenz wird wiederholt, bis das Profil vollständig geätzt ist und das Resist nicht vollständig verbraucht ist. Am Ende eines solchen Prozessflusses, d. h. nach dem kompletten Ätzen der Schicht 20, ist das Substrat 10 freiliegend und die Maskenschicht 30 ist vollständig entfernt. Alternativ kann ein konstantes Resist-Zurückziehen während des Plasmaätzprozesses angewendet werden, wenn ausreichend Maskendicke bereitgestellt ist. Bei einem solchen Prozess müssen Reaktanten, die das Resist isotrop erodieren, zu der Ätzchemie addiert werden, die für die Hilfsschicht 20 während des Ätzens verwendet wird.
  • Obwohl vertikale Resistprofile die Herstellung einer negativen Verjüngung bei dielektrischen Schichten ermöglichen (3 bis 8), sind die Plasmaätzprozesse zum Bilden der Hilfsschicht 20 für ein vertikales Resistprofil (z. B. 3) und ein positiv geschrägtes Resistprofil (z. B. 9) unterschiedlich. Im Fall von vertikalen Resistprofilen wird der Ätzprozess für die Hilfsschicht 20 mit einem höheren Prozentsatz an Prozessgasen durchgeführt, was den Polymeraufbau an den Profilseitenwänden fördert, um z. B. positiv verjüngte Profile in der Hilfsschicht 20 zu erhalten. Eine auf CHF3/CF4 basierende Ätzchemie erfordert z. B. ein höheres CHF3/CF4-Gasflussverhältnis für den Fall vertikaler Resistprofile als für den Fall eines positiv verjüngten Resists, um schließlich positiv verjüngte Profile in der Hilfsschicht 20 zu erhalten.
  • Nachfolgende Prozesse können folgen, wie in 5 bis 8 dargestellt ist.
  • 11 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Entfernen des Abstandshalters nach einem Mehrschrittätzprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Ausführungsbeispiele der vorliegenden Erfindung umfassen eine Mehrschrittöffnung. Z. B. können bei verschiedenen Ausführungsbeispielen eine Mehrzahl von Schritten eines Teilätzens, Abscheidung einer Opferschicht, Bilden eines Abstandhalters und Weiterätzen durch die Hilfsschicht wiederholt werden, um eine leiterförmige Öffnung innerhalb der Hilfsschicht 20 zu bilden.
  • Als eine Darstellung kann eine Sequenz, die eine Mehrzahl von wiederholten kurzen anisotropen Ätzvorgängen gefolgt von isotropem Ätzen aufweist, wiederholt werden, bis das Profit geätzt ist. Die resultierende Beispielstruktur ist in 11 dargestellt.
  • Eine Alternative ist das Ätzen mit einer hochpolymerisierenden Ätzchemie in einem einzelnen Ätzschritt, z. B. mit einem Gasflussverhältnis von CHF3/CF4 von größer als 1.
  • 12 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Füllen der Mehrschrittöffnung mit einem Füllmaterial gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Das Füllmaterial kann in die Öffnung abgeschieden und planarisiert werden, wie in vorangehenden Ausführungsbeispielen beschrieben ist, wie in 12 gezeigt ist.
  • 13 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach der Entfernung der Hilfsschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Wie in 13 dargestellt ist wird die Hilfsschicht 20 entfernt, wobei die dielektrische Struktur zurückgelassen wird, die eine negative Verjüngung aufweist.
  • 14 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach einem optionalen Ausheilprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Bei verschiedenen Ausführungsbeispielen kann ein optionales Ausheilen ausgeführt werden, um die Seitenwände der Hilfsschicht 20 zu glätten. Z. B. kann eine hohe Temperatur die Bewegung der Atome an scharfen Ecken erleichtern und eine Eckenabrundung fördern. Beispiele umfassen das Ausheilen in einer Wasserstoffatmosphäre, um die Mobilität von Siliziumatomen zu erhöhen. Das optionale Ausheilen kann in einer schnellen thermischen Ausheilausrüstung oder einem anderen Ofen z. B. zwischen 300°C bis 500°C ausgeführt werden.
  • 15 bis 17 stellen ein alternatives Verfahren der Herstellung des Halbleiterbauelements dar, bei dem das Füllmaterial ohne Entfernung des Resistmaterials abgeschieden wird.
  • Dieses Ausführungsbeispiel kann dem Prozess folgen, der z. B. oben in 1 bis 4 beschrieben ist. Die Fotoresistschicht 30 wird jedoch nicht wie in 5 geätzt.
  • 15 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Abscheiden des Füllmaterials gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Das Füllmaterial 40 kann bei einem oder mehreren Ausführungsbeispielen direkt über der Fotoresistschicht 30 abgeschieden werden, wie in 19 dargestellt ist.
  • 16 stellt eine Querschnittsansicht des Halbleiterbauelements während der Herstellung nach einem Polierprozess gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Das Polieren oder Planarisieren kann wie bei bekannten Ausführungsbeispielen ausgeführt werden. Der Planarisierungsprozess kann die darunterliegende Resistschicht 30 bei einem oder mehreren Ausführungsbeispielen entfernen. Alternativ, wie in 16 dargestellt ist, kann ein Abschnitt der Resistschicht 30 nach der Fertigstellung des CMP-Prozesses verbleiben.
  • 17 stellt eine Querschnittansicht des Halbleiterbauelements während der Herstellung nach dem Entfernen jeglicher verbleibenden Fotoresistschicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.
  • Jegliche verbleibende Fotoresistschchicht 30 kann entfernt werden, wie in 16 gezeigt ist. Die freiliegende Hilfsschicht 20 kann dann entfernt werden, wie bei bekannten Ausführungsbeispielen beschrieben ist. Z. B. kann eine nachfolgende Verarbeitung fortfahren, wie in 8 dargestellt ist.
  • Während diese Erfindung bezugnehmend auf darstellende Ausführungsbeispiele beschrieben wurde, soll diese Beschreibung nicht in einem einschränkenden Sinn betrachtet werden. Verschiedene Modifikationen und Kombinationen der darstellenden Ausführungsbeispiele sowie anderer Ausführungsbeispiele der Erfindung sind für Fachleute auf dem Gebiet nach Bezugnahme auf die Beschreibung offensichtlich. Es ist daher die Absicht, dass die angehängten Ansprüche jegliche solche Modifikationen oder Ausführungsbeispiele einschließen.

Claims (21)

  1. Ein Verfahren zum Bilden einer dielektrischen Struktur, das Verfahren umfassend: Bilden einer Hilfsschicht (20) über einem Substrat (10); Bilden eines Lochs innerhalb der Hilfsschicht (20); Abscheiden eines Füllmaterials (40) in das Loch; und Entfernen der Hilfsschicht (20), um die dielektrische Struktur (55) mit einer negativen Verjüngung zu bilden, wobei die dielektrische Struktur (55) eine obere kritische Abmessung (CD) Aufweist, die größer ist als eine untere CD.
  2. Das Verfahren gemäß Anspruch 1, wobei das Füllmaterial (40), das in das Loch abgeschieden wird, ein dotiertes Oxid aufweist.
  3. Das Verfahren gemäß Anspruch 1 oder 2, wobei das Bilden des Lochs das Verwenden eines Plasmaätzens aufweist.
  4. Das Verfahren gemäß Anspruch 3, wobei das Plasmaätzen einen Prozessparameter aufweist, um eine positive Verjüngung zu erzeugen, wobei ein Prozessgas während des Plasmaätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Plasmaätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Plasmaätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass mehr von der ersten Komponente als von der zweiten Komponente vorliegt.
  5. Das Verfahren gemäß Anspruch 4, wobei die erste Komponente CHF3 aufweist und die zweite Komponente CF4 aufweist.
  6. Das Verfahren gemäß einem der vorangehenden Ansprüche, das Bilden des Lochs innerhalb der Hilfsschicht (20) umfassend: Bilden einer Fotoresistschicht (30) über der Hilfsschicht (20); Entwickeln der Fotoresistschicht (30), um eine Öffnung zu bilden; und Ätzen der Hilfsschicht (20) unter Verwendung der Fotoresistschicht (30) als eine Ätzmaske.
  7. Das Verfahren gemäß Anspruch 6, bei dem die Öffnung eine Seitenwand mit positiver Verjüngung aufweist.
  8. Das Verfahren gemäß Anspruch 7, wobei ein Prozessgas während des Ätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Ätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Ätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass mehr von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  9. Das Verfahren gemäß einem der Ansprüche 6 bis 8, wobei die Öffnung eine Seitenwand ohne Verjüngung aufweist.
  10. Das Verfahren gemäß Anspruch 9, wobei ein Prozessgas während des Ätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Ätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Ätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass weniger von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  11. Das Verfahren gemäß einem der Ansprüche 6 bis 10, ferner umfassend das Entfernen der Fotoresistschicht (30) vor dem Abscheiden des Füllmaterials (40) in das Loch.
  12. Das Verfahren gemäß einem der Ansprüche 6 bis 11, ferner umfassend das Abscheiden des Füllmaterials (40) über der Fotoresistschicht (30) und das Entfernen der Fotoresistschicht (30) nach dem Abscheiden des Füllmaterials (40) in das Loch.
  13. Ein Verfahren zum Bilden einer dielektrischen Struktur (55), das Verfahren umfassend: Bilden eines Lochs innerhalb einer Hilfsschicht (20), wobei das Loch positiv verjüngte Seitenwände aufweist; Abscheiden eines dotierten Oxids in das Loch und Kontaktieren des Lochs; und Entfernen der Hilfsschicht (20), um ein strukturiertes Füllmaterial (40) mit negativ verjüngten Seitenwänden zu bilden.
  14. Das Verfahren gemäß Anspruch 13, wobei das Bilden des Lochs innerhalb der Hilfsschicht (20) das Ätzen mit einem Plasmaprozess aufweist, wobei ein Prozessgas während des Plasmaätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Ätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Ätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass mehr von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  15. Ein Verfahren zum Bilden einer dielektrischen Struktur (55), das Verfahren umfassend: Bilden einer Hilfsschicht (20) über einem Substrat (10); Bilden eines ersten Lochs innerhalb der Hilfsschicht (20), wobei sich das erste Loch teilweise in die Hilfsschicht (20) zu einer ersten Tiefe erstreckt; Bilden eines zweiten Lochs innerhalb des ersten Lochs, wobei sich das zweite Loch tiefer in die Hilfsschicht (20) erstreckt als das erste Loch; Abscheiden eines Füllmaterials (40) in das erste Loch und das zweite Loch; und Entfernen der Hilfsschicht (20), um ein strukturiertes Füllmaterial (40) mit einer negativen Verjüngung zu bilden.
  16. Das Verfahren gemäß Anspruch 15, wobei das strukturierte Füllmaterial (40) eine obere kritische Abmessung (CD) größer als eine untere CD aufweist.
  17. Das Verfahren gemäß Anspruch 15 oder 16, ferner umfassend: Bilden eines dritten Lochs innerhalb des zweiten Lochs, wobei sich das dritte Loch tiefer in die Hilfsschicht (20) erstreckt als das zweite Loch, wobei das Abscheiden des Füllmaterials (40) in das erste Loch und das zweite Loch das Abscheiden des Füllmaterials (40) in das dritte Loch umfasst.
  18. Das Verfahren gemäß einem der Ansprüche 15 bis 17, wobei das Bilden der Hilfsschicht (20) das Bilden einer Öffnung mit einer Seitenwand mit positiver Verjüngung aufweist.
  19. Das Verfahren gemäß Anspruch 18, wobei das Bilden des ersten Lochs innerhalb der Hilfsschicht (20) das Ätzen mit einem Plasmaprozess aufweist, wobei ein Prozessgas während des Plasmaätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Plasmaätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Plasmaätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass mehr von der ersten Komponente als von der zweiten Komponente vorhanden ist.
  20. Das Verfahren gemäß Anspruch 18 oder 19, wobei die Öffnung eine Seitenwand ohne Verjüngung aufweist.
  21. Das Verfahren gemäß Anspruch 20, wobei das Bilden des ersten Lochs innerhalb der Hilfsschicht (20) das Ätzen mit einem Plasmaprozess aufweist, wobei ein Prozessgas während des Plasmaätzens eine erste Komponente mit einem hohen Aufbau von Polymeren während des Plasmaätzens und eine zweite Komponente mit einem niedrigen Aufbau von Polymeren während des Plasmaätzens aufweist, wobei ein Gasflussverhältnis der ersten Komponente relativ zu der zweiten Komponente derart ist, dass weniger von der ersten Komponente als von der zweiten Komponente vorhanden ist.
DE102016102074.5A 2015-02-12 2016-02-05 Dielektrische Strukturen mit negativer Verjüngung und Verfahren zur Bildung derselben Withdrawn DE102016102074A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/621,082 US9613848B2 (en) 2015-02-12 2015-02-12 Dielectric structures with negative taper and methods of formation thereof
US14/621,082 2015-02-12

Publications (1)

Publication Number Publication Date
DE102016102074A1 true DE102016102074A1 (de) 2016-08-18

Family

ID=56552096

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016102074.5A Withdrawn DE102016102074A1 (de) 2015-02-12 2016-02-05 Dielektrische Strukturen mit negativer Verjüngung und Verfahren zur Bildung derselben

Country Status (3)

Country Link
US (1) US9613848B2 (de)
CN (1) CN105895504B (de)
DE (1) DE102016102074A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490143B1 (en) * 2015-11-25 2016-11-08 Texas Instruments Incorporated Method of fabricating semiconductors
US11276767B2 (en) * 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
US20210399207A1 (en) * 2020-06-23 2021-12-23 Taiwan Semiconductor Manufacturing Company Limited Memory cell with low resistance top electrode contact and methods for forming the same
JP2022021226A (ja) * 2020-07-21 2022-02-02 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5017509A (en) 1988-07-19 1991-05-21 Regents Of The University Of California Stand-off transmission lines and method for making same
US5545590A (en) 1994-08-29 1996-08-13 International Business Machines Corporation Conductive rie-resistant collars for studs beneath rie-defined wires
US6242788B1 (en) * 1997-08-01 2001-06-05 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
TW399270B (en) 1998-07-24 2000-07-21 United Microelectronics Corp Method for fabricating a field effect transistor with T-type gate electrode
JP3368852B2 (ja) 1998-11-27 2003-01-20 株式会社村田製作所 積層パターンの形成方法
US6458648B1 (en) 1999-12-17 2002-10-01 Agere Systems Guardian Corp. Method for in-situ removal of side walls in MOM capacitor formation
US6214698B1 (en) * 2000-01-11 2001-04-10 Taiwan Semiconductor Manufacturing Company Shallow trench isolation methods employing gap filling doped silicon oxide dielectric layer
US6890833B2 (en) * 2003-03-26 2005-05-10 Infineon Technologies Ag Trench isolation employing a doped oxide trench fill
US7309659B1 (en) 2005-04-01 2007-12-18 Advanced Micro Devices, Inc. Silicon-containing resist to pattern organic low k-dielectrics
US7141486B1 (en) 2005-06-15 2006-11-28 Agere Systems Inc. Shallow trench isolation structures comprising a graded doped sacrificial silicon dioxide material and a method for forming shallow trench isolation structures
EP2495212A3 (de) 2005-07-22 2012-10-31 QUALCOMM MEMS Technologies, Inc. MEMS-Vorrichtungen mit Stützstrukturen und Herstellungsverfahren dafür
US20070066074A1 (en) 2005-09-19 2007-03-22 Nace Rossi Shallow trench isolation structures and a method for forming shallow trench isolation structures
US20080082177A1 (en) * 2006-09-29 2008-04-03 Chunlin Yang Device for tissue reinforcement having microporous and macroporous structures
US8120094B2 (en) * 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
CN102074495B (zh) * 2009-11-20 2013-10-09 中芯国际集成电路制造(上海)有限公司 Sti的形成方法
US8877610B2 (en) 2011-06-20 2014-11-04 Infineon Technologies Ag Method of patterning a substrate
US8741775B2 (en) 2011-07-20 2014-06-03 Applied Materials, Inc. Method of patterning a low-K dielectric film
CN102324387A (zh) * 2011-09-28 2012-01-18 上海宏力半导体制造有限公司 深沟槽的形成方法

Also Published As

Publication number Publication date
US20160240429A1 (en) 2016-08-18
CN105895504A (zh) 2016-08-24
CN105895504B (zh) 2019-01-22
US9613848B2 (en) 2017-04-04

Similar Documents

Publication Publication Date Title
DE102019201354B4 (de) Verfahren für eine Gate-Schnitt-Struktur mit Liner-Abstandshalter
DE102015112604B4 (de) Verfahren für die Herstellung eines Halbleiterbauelements
US5518950A (en) Spin-on-glass filled trench isolation method for semiconductor circuits
DE102015106713B4 (de) Struktur und Verfahren zum Ausbilden einer Dual-Damascene-Struktur
JPS618945A (ja) 半導体集積回路装置
DE102016119018A1 (de) Zwischenverbindungsaufbau und -verfahren
DE102015112914A1 (de) Struktur eines Fin-Feldeffekttransistorbauelements (FinFET- Bauelement) mit Zwischenverbindungsstruktur
DE102015111024B4 (de) Verfahren zum Herstellen einer Halbleiterstruktur für FinFETs
DE102016102074A1 (de) Dielektrische Strukturen mit negativer Verjüngung und Verfahren zur Bildung derselben
US20140038399A1 (en) Method for fabricating an aperture
US9865473B1 (en) Methods of forming semiconductor devices using semi-bidirectional patterning and islands
DE102016100323B4 (de) Verringern der Dual-Damascene-Verwerfung in integrierten Schaltkreisstrukturen
DE102017219677A1 (de) Kontaktschema zum Landen auf verschiedenen Kontaktbereichsebenen
DE102016119019B4 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102010040071B4 (de) Verfahren zur Wiederherstellung von Oberflächeneigenschaften empfindlicher Dielektrika mit kleinem ε in Mikrostrukturbauelementen unter Anwendung einer in-situ-Oberflächenmodifizierung
DE102014119640B4 (de) Verfahren zum Ausbilden eines Halbleiterbauteils
DE102004052577B4 (de) Verfahren zur Herstellung einer dielektrischen Ätzstoppschicht über einer Struktur, die Leitungen mit kleinem Abstand enthält
DE102005022574A1 (de) Halbleiterspeicherbauelement mit Isolationsgrabenstruktur und zugehöriges Herstellungsverfahren
DE102014209002A1 (de) Verfahren zum Herstellen integrierter Schaltungen
DE102018206851A1 (de) Halbleiterbauteil mit Grabenisolation
DE102005028628A1 (de) Verfahren zur Bildung einer Isolationsschicht eines Halbleiterbauelements
DE102006048270A1 (de) Verfahren zum Ausbilden eines isolierenden Grabens mit einem dielektrischen Material
DE102019211853A1 (de) Finnenstrukturen
DE112004002634T5 (de) Prozess für eine flache Grabenisolation und Struktur
EP2232533A1 (de) Löcher oder gräben mit hohem aspektverhältnis

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee