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Die
vorliegende Erfindung bezieht sich im Allgemeinen auf ein Verfahren
zur Herstellung dreidimensionaler integrierter Schaltungen. Insbesondere bezieht
sich die Erfindung auf ein Verfahren zur Herstellung einer dünnen freistehenden
Halbleiterbauelementschicht, in der sich eine Vielzahl von Durchgangslöchern von
den Bauelementen und/oder von Metallisierungsschichten bis zu einer
Oberfläche
der dünnen
freistehenden Halbleiterbauelementschicht erstrecken. Die freistehende
Halbleiterbauelementschicht und individuelle daraus gewonnene Chips werden
daraufhin dazu verwendet, eine dreidimensionale integrierte Schaltung
herzustellen.
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Dreidimensionale
Integration, das heißt
vertikale Zusammenschaltung von mittels Planartechnologie hergestellter
Bauelemente wird zunehmend wichtig, da höhere Packungsdichten und Schaltraten im
Vergleich zu zweidimensionalen Systemen erreicht werden können. Gegenwärtige in
der Praxis oder der Literatur verfügbare Verfahren zur vertikalen Zwischenverbindung
oder Zusammenschaltung von VLSI-Bauelementen sind allerdings relativ
komplex. Die VLSI-Chips müssen
irgendwelche durch den Wafer durchgängige Strukturen zum vertikalen
(rückseitigen)
Zusammenschalten und rückseitigen
Kontakt aufweisen und für
gute elektrische Leistung (geringer vertikaler Zusammenschaltungswiderstand)
und gute thermische Steuerung (kleinstmögliche thermische Masse des
gestapelten Siliziums) bis zur geeigneten Dicke verdünnt werden.
Die Enddicke der vertikalen integrierten Chips ist ebenfalls in
Endprodukten wichtig, wo das Gesamtvolumen der ICs und nicht nur
die Dichte in x und y ein Hauptunterscheidungsmerkmal ist, wie in
Handgeräten
oder mobilen Geräten.
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In
einem ersten Schritt eines Verfahrens zur Herstellung einer dreidimensionalen
integrierten Schaltung ist es notwendig, dünne Chips herzustellen, die
vollständig
prozessierte Halbleiterbauelemente und Zusammenschaltungsöffnungen
enthalten, die von den Bauelementen zu einer Oberfläche der
dünnen Chips
führen.
Es gibt in der Literatur beschriebene oder von Anbietern erhältliche
Verfahren zur Ausdünnung
von Wafern nach der vollständigen Integration.
Beispielsweise beinhalten die Verfahren, wie sie von der Firma Tru-Si
Technologies vorgeschlagen werden (vergleiche dazu Literatur und
Anzeigen von Tru-Si Technologies, einem Ausrüstungsanbieter), Schleifen
und eine spezielle Art des Plasmaätzens zur Ausdünnung des
gesamten Wafers. Das spezielle Plasmaätzen hat eine relativ langsame Ätzrate und
die Anlagen sind relativ teuer. Schließlich beginnen Wafer dünner als
300 μm (für 200 mm
Wafer) erhebliche Handhabungsherausforderungen aufgrund von Biegen
zu stellen. In dieser dreidimensionalen gestapelten Chipanwendung
jedoch sollte die Enddicke unter 100 μm betragen und vorzugsweise nicht
dicker sein als durch die Tiefen der Übergänge zusammen mit der benötigten Dicke
des für
die zu schichtenden aktiven Schaltungen benötigten darunter liegenden Substrats
erforderlich. Zum Beispiel sollte sich für ein 64M DRAM mit tiefen Grabenkondensatoren
und mit metall-, metallsilizid- oder dotierten polysilizium-befüllten Gräben als
vertikale Zwischenverbindung die Dicke des fertigen Chips für die dreidimensionale
Integration im Bereich zwischen 15 und 20 μm bewegen. Die Dicke des Chips
bestimmt die Länge
der vertikalen Zwischenverbindung. Dickere Chips bedeuten demnach
erhöhte
Schwierigkeit in der Prozessierung und Befüllung der Zusammenschaltungsdurchgangslöcher und
einen erhöhten
Widerstand der vertikalen Zusammenschaltungen. Für VLSI-Chips ohne diese Grabenkondensatoren
oder tiefen Übergänge jedoch
könnten
die Chips dünner und
die vertikalen Zusammenschaltungen leichter zu prozessieren sein.
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Es
ist recht schwierig einen anfänglichen Wafer
von voller Dicke (ungefähr
750 μm für 200 mm Wafer)
auf unter 100 μm
mit guter Gleichmäßigkeit und
unbeschädigt
zu verdünnen.
US-PS-5,563,084 , deren Offenbarungsgehalt
durch Bezugnahme in dieser Schrift aufgenommen wird, offenbart ein
Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung.
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Dieses
Verfahren beinhaltet die Schritte: Bereitstellen eines ersten Substrats,
das an einer ersten Oberfläche
mit zumindest einer vollständig
prozessierten, eine Vielzahl unabhängiger Bauelemente oder Schaltungen
in einer Nebeneinanderanordnung enthaltenden Bauelementebene versehen
ist, wobei die Bauelemente oder Schaltungen einer Vielzahl von Bauelementebenen
einen Bauelementstapel bilden; Bereitstellen eines zweiten Substrats,
das an einer Oberfläche
mit zumindest einer vollständig
prozessierten, eine Vielzahl unabhängiger Bauelemente oder Schaltungen
in einer Nebeneinanderanordnung enthaltenden Bauelementebene versehen
wird, wobei die Bauelemente und Schaltungen einer Vielzahl von Bauelementebenen
einen Bauelementstapel bilden und die Bauelemente, Bauelementstapel
und Schaltungen auf eine Unterscheidung funktionstüchtiger
und fehlerhafter Bauelemente geprüft worden sind; Verbinden der
einen Oberfläche
des zweiten Substrats mit einem Hilfssubstrat; Ausdünnen oder Verringern
des zweiten Substrats von einer der einen Oberfläche gegenüberliegenden Oberfläche aus; Trennen
des Hilfssubstrats und der mit ihr verbundenen Bauelemente in individuelle
Chips jeweils enthaltend funktionstüchtige oder fehlerhafte Bauelemente, Bauelementstapel
oder Schaltungen; Ausrichten und Anbringen von Chips, die funktionstüchtige Bauelemente,
Bauelementstapel oder Schaltungen beinhalten, in einer Nebeneinanderanordnung
auf der ersten Seite des ersten Substrats; Entfernen des Hilfssubstrats;
Planarisieren von Mulden, die zwischen individuellen Chips als Folge
ihres Ausrichtens und Anbringens entstanden sind; und gleichzeitig
mit oder anschließend
an das Anbringen der Chips: Bereitstellen der elektrischen Kontakte
zwischen den Bauelementen, Bauelementstapeln oder Schaltungen der
angebrachten Chips und den Bauelementen, Bauelementstapeln und Schaltungen
des ersten Substrats. In einer bevorzugten Ausführungsform wird das zweite
Bauelementsubstrat als aus einem normalen Siliziumwafer hergestellt
gezeigt. Es wird ebenfalls offenbart, dass das zweite Substrat aus
einem Silizium-auf-Isolator-(SOI)Substrat her gestellt sein kann.
In diesem Fall wird erwähnt,
dass, wenn das zweite Substrat verdünnt oder verringert wird, anstatt
dass das obere Substrat bis nahe die Bauelementschichten herunter
verdünnt
wird, das Substrat unter der Oxidschicht des SOI Substrats entfernt
werden kann.
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Ein ähnliches
Verfahren wird in
DE
198 13 239 C1 offenbart. Sie stellt auch fest, dass das
zu verringernde und verdünnende
Substrat ein SOI-Substrat sein kann. Darüber hinaus lehrt sie, dass
vor dem Verdünnen
des Substrats die Durchgangslöcher
durch die Oxidschicht ausgebildet werden sollten und das Verdünnen des
Substrats beendet werden sollte, wenn die Oxidschicht erreicht ist.
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Die
Verfahren, wie sie in den zwei oben genannten Patenten offenbart
sind, sind unvorteilhaft, da die Durchgangslöcher und damit die vertikalen Zwischenverbindungen
relativ lang sind, weil sie durch die Bauelementschicht und die
unter der Bauelementschicht gebildete Oxidschicht ausgebildet werden
müssen.
Daher ist es schwierig, vertikale Zwischenverbindungen herzustellen,
die einen genügend
geringen Widerstand aufweisen, um Bauelemente in gegenüberliegenden
Bauelementebenen elektrisch zu verbinden. Zudem ist es aufgrund
der Länge
und des Aspektverhältnisses
der Durchgangslöcher
im Stand der Technik schwierig, das elektrisch leitende Material
verlässlich
aufzubringen.
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Die
Druckschrift
US-A-5,851,894 beschreibt ein
Verfahren zur Herstellung vertikal integrierter mikroelektronischer
Systeme durch unabhängiges
Prozessieren individueller Komponentenschichten von zumindest zwei
getrennten Substraten inklusive der Ausbildung von Durchgangslöchern, die
durch alle bestehenden Komponentenschichten reichen, und Zusammenverbinden
der vorderen Oberflächen
der zwei Substrate, Ausdünnen
der gegenüberliegenden Oberfläche eines
des Substrate bis hinab zu den Durchgangslöchern, Erweitern der Tiefe
der Durchgangs löcher
bis zu einer Metallisierungsschicht des anderen Substrats und Ausbilden
elektrisch leitfähiger
Verbindungen zwischen den zwei Substraten durch die Durchgangslöcher. Insbesondere
wird bereitgestellt ein Halbleiterstück, welches an einer seiner
Oberfläche
mit einer Halbleiterbauelementschicht versehen ist, die eine Vielzahl
unabhängiger darin
angeordneter Bauelemente aufweist, eine vergrabene Isolationsschicht
unter der Halbleiterbauelementschicht, ein Halbleitersubstrat, das
sich von der vergrabenen Isolationsschicht bis zu einer Oberfläche gegenüber der
besagten einen Oberfläche
erstreckt, und eine Vielzahl von Durchgangslöchern, die sich von den Bauelementen
und/oder von den Metallisierungsschichten bis zu der vergrabenen
Isolationsschicht erstrecken. Der Schritt des Verringerns der Dicke
des Halbleitersubstrats von besagter Oberfläche gegenüber der besagten einen Oberfläche wird
ausgeführt
durch einen ersten Ätzschritt
des Ätzens
des Halbleitersubstrats bis zur Isolationsschicht, sodass die Isolationsschicht
als eine Ätzstoppschicht
wirkt, und einen zweiten Ätzschritt
des Ätzens
der Isolationsschicht bis zur Halbleiterbauelementschicht, sodass
die Halbleiterbauelementschicht als eine Ätzstoppschicht wirkt.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren
zur Herstellung einer dünnen
freistehenden Durchgangslöcher
oder vertikale Zwischenverbindungen aufweisenden Halbleiterbauelementschicht
bereitzustellen, das in der Lage ist, Bauelementschichten von im
Vergleich zum Stand der Technik verringerter Dicke bereitzustellen
und ferner den verdünnten
Wafer mit mechanischer Stabilität
zu versehen und die Handhabung des verdünnten Wafers zu erleichtern.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren
zur Herstellung einer dreidimensionalen integrierten Schaltung durch
Verwenden von dünnen
Halbleiterbauelementschichten bereitzustellen, die durch das erfindungsgemäße Verfahrens
erhalten werden.
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Um
die oben genannte Aufgabe zu erreichen, wird ein Verfahren zur Herstellung
einer dünnen
freistehenden Halbleiterbauelementschicht gemäß der Merkmale von Anspruch
1 bereitgestellt.
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Eine
wichtige Lehre der vorliegenden Erfindung ist es deshalb, dass wenn
ein sogenanntes SOI-(Silizium-auf-Isolator)Substrat oder, mit einem allgemeineren
Ausdruck, ein Halbleiter-auf-Isolator-Substrat verwendet wird, die
Durchgangslöcher nur
bis zur Isolationsschicht, insbesondere zur Oxidschicht, ausgebildet
werden sollten, und die Isolationsschicht entfernt wird, wenn das
Substrat verringert und verdünnt
wird. Die Entfernung der Isolationsschicht und die Verwendung der
Isolationsschicht und der Bauelementschicht als Ätzstoppschichten in den zwei Ätzschritten
erlauben es, eine dünne
freistehende Halbleiterbauelementschicht unter genauer Steuerung
der Dicke herzustellen. Auch die Länge der Durchgangslöcher und
damit die Länge
der vertikalen Zwischenverbindungen kann auf die Dicke der Halbleiterbauelementschicht
beschränkt
werden, sodass die Durchgangslöcher
leicht mit elektrisch leitendem Material befüllt und die vertikalen Zwischenverbindungen
mit genügend
geringem Widerstand erhalten werden können.
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Das
Halbleiterstück,
insbesondere das wie im erfindungsgemäßen Verfahren verwendete SOI-Substrat,
kann durch verschiedene Verfahren vorbereitet werden. Gemäß eines
Verfahrens wird die vergrabene Isolationsschicht durch Implantieren von
Ionen des Isolationsschichtmaterials in das Halbleiterstück erzeugt.
In einem anderen Verfahren wird das Halbleiterstück durch das wohlbekannte Waferbonden
hergestellt, wobei zwei Halbleiterwafer mit Isolationsschichten
auf einer ihrer jeweiligen Oberflächen bereitgestellt und an
ihren jeweiligen Isolationsschichten zusammengebondet werden und
die Halbleiterschicht eines der Wafer verdünnt wird, um die besagte Halbleiterbauelementschicht
zu werden. Danach werden die Bauelemente in der Halbleiterbauelementschicht
prozessiert.
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Um
die Isolationsschicht und die Halbleiterbauelementschicht als Ätzstoppschichten
wirken zu lassen, werden die Ätzbedingungen
dergestalt eingestellt, dass Ätzselektivitäten von
mehr als 10, insbesondere 20 bis 50, zwischen dem jeweiligen zu ätzenden
Material und dem jeweiligen Ätzstoppschichtmaterial
eingestellt werden. Beispielsweise weist das Ätzmittel des Halbleitermaterials,
insbesondere im Falle von Si, KOH oder TMAH auf. Das Ätzmittel
der vergrabenen Isolationsschicht, insbesondere im Falle von SiO2, kann dann HF aufweisen. Nachdem das SiO2 entfernt worden ist, kann eine letzte gezielte
Siliziumätzung
verwendet werden, um das Bauelementschichtsilizium zu vertiefen
oder zurückzubilden,
sodass die leitergefüllten
Durchgänge
erhabene Charakteristiken auf der Rückseite zum darauffolgenden
Kontaktieren in dem Stapelbildungsprozess ausbilden.
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Wenn
die Dicke des Halbleitersubstrats verringert wird, wird ein Abschnitt
des Halbleitersubstrats, insbesondere ein ringförmiger Randabschnitt, durch
eine Maskierungsschicht abgedeckt und nicht in der Dicke verringert.
Dies vermeidet die Notwendigkeit des Verbindens eines Hilfssubstrats
mit der Oberfläche
auf der Seite der Bauelementschicht, wie in der oben genannten
US-PS-5,563,084 offenbart.
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Die
vorliegende Erfindung offenbart auch ein Verfahren zur Herstellung
einer dreidimensionalen integrierten Schaltung, das die folgenden
Schritte umfasst: Bereitstellen eines ersten Substrats, welches
an einer Oberfläche
davon mit einer ersten Bauelementschicht versehen ist, die eine
Vielzahl von unabhängigen
Bauelementen aufweist (Schritt A), Herstellen einer dünnen freistehenden
Halbleiterbauelementschicht gemäß des oben
beschriebenen erfindungsgemäßen Verfahrens
mit einem Halbleiterstück
als einem zweiten Substrat (Schritt B), Trennen der Bauelemente
in der Halbleiterbauelementschicht des zweiten Substrats in individuelle
Chips (Schritt C), Montie ren der Chips auf der ersten Oberfläche des
ersten Substrats (Schritt D). Elektrische Zwischenverbindungen zwischen
den Bauelementen der montierten Chips und den Bauelementen in der
ersten Bauelementschicht können
nachfolgend durch Aufbringen eines elektrisch leitenden Materials
in den Durchgangslöchern
ausgebildet werden. Dies kann jedoch auch vor dem Stapeln der Chips
bewerkstelligt werden, zum Beispiel direkt nach der Ausbildung der
Durchgangslöcher.
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Dieses
Verfahren ist ein Chip-auf-Wafer-Stapelungs-Verfahren. In Bezug
auf Einzelheiten der Schritte A bis D wird hiermit Bezug genommen
auf den Stand der Technik, insbesondere auf
US-PS-5,563,084 und die darin enthaltene
Beschreibung von Spalte 3, Zeile 46 bis Spalte 4, Zeile 67.
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Ein
weiteres Verfahren zur Herstellung einer dreidimensionalen integrierten
Schaltung, das Chip-auf-Chip-Stapelungs-Verfahren genannt werden könnte, umfasst
die Schritte: Herstellen einer ersten dünnen freistehenden Halbleiterbauelementschicht
gemäß des oben
beschriebenen erfindungsgemäßen Verfahrens
mit einem ersten Halbleiterstück
als dem Substrat (Schritt A), Trennen der Bauelemente in der Halbleiterbauelementschicht
des ersten Halbleiterstücks
in individuelle erste Chips (Schritt B), Herstellen einer zweiten
dünnen
freistehenden Halbleiterbauelementschicht gemäß des oben beschriebenen erfindungsgemäßen Verfahrens mit
einem zweiten Halbleiterstück
als dem Substrat (Schritt C), Trennen der Bauelemente in der Halbleiterbauelementschicht
des zweiten Halbleiterstücks
in individuelle zweite Chips (Schritt D), Montieren der ersten Chips
auf die zweiten Chips (Schritt E), und, falls nötig, Stapeln von weiteren Chips
auf die ersten oder zweiten Chips, bis eine gewünschte Stapelhöhe erreicht
ist (Schritt F).
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Im
Folgenden wird eine spezifische Ausführungsform der vorliegenden
Erfindung in Verbindung mit den beigefügten Figuren beschrieben, die
zeigen:
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1A,
B einen SOI-Wafer mit einer vollständig prozessierten Bauelementschicht
und Durchgangslöchern,
die durch die Bauelementschicht zur Oxidschicht ausgebildet sind,
in einer Teilquerschnittsansicht (A) und einer Unterseitenansicht
(B);
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2 den
SOI-Wafer nach dem ersten Ätzschritt
des Ätzens
des Siliziumsubstrats unter der Oxidschicht und eine vergrößerte Ansicht
einer vertikalen Zwischenverbindung;
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3 den
SOI-Wafer nach dem zweiten Ätzschritt
des Ätzens
der Oxidschicht unter der Bauelementschicht;
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4 den
Schritt des Montierens eines Bandes auf die obere Oberfläche der
Bauelementschicht zum Zwecke ihrer Zerteilung in individuelle Chips.
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Ein
SOI-Substrat, wie in der Ausführungsform
der vorliegenden Erfindung verwendet und abgebildet in 1A,
umfasst im Allgemeinen eine obere kristalline Siliziumschicht 3,
eine vergrabene Oxidschicht 2 und ein dickes Siliziumsubstrat 1.
Die vergrabene Oxidschicht 2 kann durch das Implantieren
von Sauerstoff-Ionen wohldefinierter Ionenenergie erzeugt werden.
Die Ionenenergie bestimmt die Eindringtiefe der Ionen in das Siliziummaterial
und damit die Dicke der oberen kristallinen Schicht 3.
Ein anderer Weg, das SOI-Substrat herzustellen, ist das Waferbondingverfahren,
wobei zwei Siliziumwafer mit einem thermisch gewachsenen Oxid auf
einer ihrer jeweiligen oberen Oberflächen an ihren Oxidschichten
zusammengebondet werden und danach das Halbleitersubstrat eines
der Wafer verdünnt
wird, um die kristalline Siliziumschicht 3 zu werden, wie
in 1A gezeigt ist. In diesem Fall erhält man eine scharfe
Kante zwischen der kristallinen Siliziumschicht 3 und der
Oxidschicht 2.
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1B zeigt
eine Unterseitenansicht des SOI-Wafers, wie in 1A gezeigt.
Auf der rückseitigen
Oberfläche
des SOI-Wafers wird
eine Ätzmaskierungsschicht 4 auf
einem ringförmigen Randabschnitt
der Rückseite
des SOI-Substrats zum Zwecke der Aussparung einer Zone Siliziums
voller Dicke in den Ätzschritten
aus Gründen
der mechanischen Stabilität
gebildet. Die Fläche
des Querschnitts von 1A ist durch die Linie A-A in 1B angedeutet.
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Die
obere kristalline Siliziumschicht 3 kann in eine obere
Bauelement- und Metallisierungsschicht 3a unterteilt sein,
in der eine Vielzahl von Halbleiterbauelementen wie MOS-Transistoren und
dergleichen in einer Nebeneinanderanordnung ausgebildet und mit
den Metallisierungsschichten verbunden werden. Von diesen Bauelementen
und/oder von den Metallisierungsschichten werden Durchgangslöcher dergestalt
ausgebildet, dass sie sich in einer vertikalen Richtung bis zur
oberen Oberfläche
der vergrabenen Oxidschicht 2 erstrecken, wobei die vergrabene Oxidschicht
als ein Ätzstopp
im Ätzschritt
für die Durchgangslöcher dient.
Die Durchgangslöcher
können
vor, während
oder nach der Ausbildung der Bauelemente und ihrer Metallisierungsschichten
geätzt werden.
Die Durchgangslöcher
werden dann mit einem elektrisch leitenden Material 31 wie
einem Metall, einem Metallsilizid oder dotiertem Polysilizium befüllt, um
vertikale Zwischenverbindungen 30 zu werden. Zur Isolation
des elektrisch leitenden Materials 31 von dem Siliziummaterial
der Schicht 3b wird eine dielektrische Schicht 32,
insbesondere aus Siliziumdioxid, Oxynitrid oder Siliziumnitrid,
auf die Wände
der Durchgangslöcher
aufgebracht, bevor das leitende Material 31 eingefüllt wird.
Nach der Aufbringung der Isolationsschicht wird die Isolations schicht am
Boden des Durchgangs anisotrop geöffnet, bevor das elektrisch
leitende Material eingefüllt
wird.
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Der
SOI-Wafer 10 ist in 2 nach dem
ersten Ätzschritt
des Ätzens
des Siliziumsubstrats 1 in dem Bereich gezeigt, der nicht
durch die Maskierungsschicht 4 abgedeckt ist. In diesem
ersten Ätzschritt
wirkt die Oxidschicht 2 als eine Ätzstoppschicht. Zu diesem Zwecke
muss ein Ätzmittel
hoher Ätzselektivität zwischen
Si und SiO2 ausgewählt werden. Mit Ätzmitteln
wie KOH oder TMAH können Ätzselektivitäten von
etwa 20:1 erreicht werden. Es ist einsichtig, dass die Anordnung
der Ätzkammer
dergestalt ist, dass nur die Rückseite
des Wafers dem Ätzmittel
ausgesetzt ist. Es kann auch die Vorderseite des Bauelementwafers
mit einer Opferschicht aus ätzresistentem
Material beschichtet und geschützt werden.
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Danach
wird die Oxidschicht 2 wie in 3 abgebildet
geätzt.
In diesem Fall muss ein nasses Ätzmittel
mit einer hohen Ätzselektivität von SiO2 in Bezug auf Si verwendet werden. Beispielsweise kann
HF als Ätzmittel
für diesen
zweiten Ätzschritt verwendet
werden. Der zweite Ätzschritt
erzeugt damit eine dünne
Siliziumbauelementschicht erforderlicher Dicke, die von einem unregelmäßig geformten Ring
von Silizium voller Dicke unter der Maskenschicht 4 umgeben
ist, die dem verdünnten
Wafer mechanische Stabilität
verleiht und ferner Handhabungsmittel zur Handhabung des verdünnten Siliziumwafers
bereitstellt. Nach dem zweiten Ätzschritt werden
die Unterseiten der vertikalen Zwischenverbindungen 30 freigelegt.
In diesem Fall, wo die dielektrische Schicht 32 auf der
Unterseite der vertikalen Zwischenverbindungsstruktur vor dem Aufbringen leitenden
Materials 31 geöffnet
worden ist, muss die Oxidätzung
auch selektiv für
die Füllung 31 sein.
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Der
Wafer wird dann kopfüber
auf einem gewöhnlichen
Band 5 wie in 4 gezeigt montiert. Das Band 5 kann
an einen Rahmen angebracht werden (nicht gezeigt). Mit einem gewöhnlichen Sägeblatt 6 kann
die Bauelementschicht 3 dann in individuelle Bauelementchips
zerteilt werden. Die Strukturierung der vertikalen Zwischenverbindungen 30 beinhaltete
Bezugsmarken zur Ausrichtung der Wafersäge von der Rückseite
der Bauelementschicht 3, auf der die Bauelemente platziert
sind. Nach diesem Wafersägeschritt
werden die individuellen Bauelementchips danach von dem Band 5 an
ihrer rückseitigen Oberfläche zur
darauffolgenden dreidimensionalen Zusammenfügung herausgegriffen.
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In
der Ausführungsform
wie in
1 bis
4 dargestellt,
werden die vertikalen Zwischenverbindungen
30 sofort nach
dem Ätzen
der Durchgangslöcher
durch die Bauelementschicht
3 ausgebildet, indem die dielektrische
Schicht
32 ausgebildet wird und die Durchgangslöcher mit
einem elektrisch leitenden Material
31 befüllt werden,
wobei all das passiert, bevor die mehrschichtige Metallisierung (MLM)
auf dem Bauelement aufgebaut wird. Diese Integration „während der
Fertigung" unterstützt eine bessere
Designeffizienz, weil die Chipzwischenverbindungen über Durchgänge mit
der MLM verbunden sind. Die vorliegende Erfindung könnte jedoch
auch mit der vertikalen Zwischenverbindungsausbildung wie in
US-PS-5,563,084 offenbart
vereint werden, wobei die Chips nach der Verdünnung gestapelt werden und
die Ausbildung der vertikalen Zwischenverbindungen nach der dreidimensionalen
Zusammenfügung
der Bauelementchips bewerkstelligt wird. Schließlich könnte die Zwischenverbindung
durch den Wafer im anfänglichen
Substrat vor der Bauelementausbildung ausgebildet werden, aber dann muss
das leitfähige
Füllmaterial
31 mit
der Hochtemperaturverarbeitung, die in der Halbleiterintegration „zu Beginn
der Fertigung" verwendet
wird, verträglich sein.
Dieser Vorgang erfordert möglicherweise IR-Bildgebung
durch die Siliziummembran, falls sie nicht durchscheinend genug
ist, um sichtbares Licht zur Ausrichtung des Sägeblattes
6 auf die
Metallmuster auf der Vorderseite der Bauelementschicht
3 zu verwenden.
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In
einem Chip-auf-Wafer-Stapelverfahren zur dreidimensionalen Integration
können
die somit erhaltenen dünnen
Chips auf einem Substrat montiert werden, welches an einer Oberfläche davon
mit einer Bauelementschicht versehen ist, die eine Vielzahl unabhängiger Bauelemente
aufweist, wie im Grunde offenbart in
US-PS-5,563,084 .
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Allerdings
ist es ebenfalls möglich,
dass der Vorgang der Herstellung dünner Chips wiederholt wird,
sodass von dem ersten Vorgang ein erster Satz an dünnen Chips
und von dem zweiten Vorgang ein zweiter Satz an dünnen Chips
erhalten wird und die ersten Chips auf die zweiten Chips montiert
werden. Solch ein Verfahren zur Herstellung einer dreidimensionalen
integrierten Schaltung kann ein Chip-auf-Chip-Stapelverfahren genannt werden.