DE102014118969B4 - Verfahren zum Herstellen einer 3DIC Dichtungsring-Struktur - Google Patents

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Abstract

Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst:Bereitstellen eines ersten Substrats (102) mit einer oder mehreren darüber liegenden ersten dielektrischen Schichten (108, 112) und einer ersten leitfähigen Verbindungslinie (110A) in den einen oder mehreren dielektrischen Schichten (108);Bereitstellen eines zweiten Substrats (202) mit einen oder mehreren darüber liegenden zweiten dielektrischen Schichten (204, 210), einer zweiten leitfähigen Verbindungslinie (206) in den einen oder mehreren zweiten dielektrischen Schichten (204, 210) und einer Versiegelungsringstruktur (208) in der einen oder mehreren zweiten dielektrischen Schichten (204);Bilden einer zweiten Versiegelungsringstruktur (614), die sich durch die obersten dielektrischen Schichten (112, 210) der ersten und zweiten dielektrischen Schichten erstreckt; undnach dem Bilden der zweiten Versiegelungsringstruktur (614), Bonden des ersten Substrats (102) auf das zweite Substrat (202), wobei das erste Substrat (102) auf das zweite Substrat (202) derart gebondet wird, dass die oberste dielektrische Schicht (112) der ersten dielektrischen Schichten eine oberste dielektrische Schicht (210) der zweiten dielektrischen Schichten kontaktiert.

Description

  • Hintergrund
  • Die Halbleiterindustrie hat sich schnell entwickelt in Folge von kontinuierlichen Verbesserungen in der Integrationsdichte von unterschiedlichen elektronischen Komponenten (zum Beispiel Transistoren, Dioden, Widerständen, Kondensatoren etc.). Diese Verbesserungen in der Integrationsdichte kam zum überwiegenden Teil von einer wiederholten Verringerung einer minimalen Merkmalsgröße (zum Beispiel ein Schrumpfen von Halbleiterverfahrensgrößen hin zu einer Merkmalsgröße von unterhalb von 20 nm), die es erlaubt mehrere Komponenten in einem vorbestimmten Gebiet zu integrieren. Da die Anforderung hinsichtlich der Miniaturisierung, höherer Geschwindigkeit und größerer Bandbreite als auch eine Verringerung des Energieverbrauchs und der Latenzzeiten in letzter Zeit gewachsen sind, hat es einen erhöhten Bedarf nach kleineren und kreativeren Packungstechniken für Halbleiterchips gegeben.
  • Mit zunehmendem Fortschritt der Halbleitertechnologien kann es zu Stapelhalbleitervorrichtungen, zum Beispiel 3D integrierte Schaltungen (3DIC), die eine effektive Alternative sind, um die physikalische Größe der Halbleitervorrichtung weiter zu reduzieren. In einer gepackten Halbleitervorrichtung, werden aktive Schaltungen wie beispielsweise eine Logikschaltung, Speicher, Verarbeitungsschaltungen und ähnliches auf unterschiedlichen Halbleiterwafern gefertigt. Zwei oder mehr Halbleiterwafer können gestapelt werden und/oder aufeinander gebondet werden, um weiter den Formfaktor der Halbleitervorrichtung zu reduzieren.
  • Während des Herstellungsprozesses gehen die Halbleiterwafer durch viele Prozessschritte, bevor die Chips durch ein Schneiden des Halbleiterwafers voneinander separiert werden. Die Prozessschritte können eine Lithographie, ein Ätzen, ein Dotieren, ein Schleifen und/oder eine Abscheidung von unterschiedlichen Materialien umfassen. Die Verarbeitungsschritte können Nass- und Trocken-Verarbeitungsschritte umfassen. Die zuvor genannten Prozessschritte können ebenfalls auf der gestapelten Halbleitervorrichtung ausgeführt werden.
  • Aus der 2012/0 241 981 US A1 ist eine Halbleitervorrichtung bekannt, die eine erste und eine zweite Halbleiterstruktur, ein metallisches Element, das die erste und die zweite Halbleiterstruktur verbindet, und einen Versiegelungsring, der ein funktionales Element in der ersten Halbleiterstruktur schützt, umfasst.
  • Die US 2012/0 168 939 A1 beschreibt ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei dem ein oberer Chip und ein unterer Chip zusammengebondet werden. Der obere Chip umfasst eine erste Verbindungsschicht und der untere Chip umfasst eine zweite Verbindungsschicht. Die erste und die zweite Verbindungsschicht bilden eine Versiegelungsringsstruktur.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zum Bilden einer Halbleitervorrichtung gemäß Anspruch 1. Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
  • Kurzbeschreibung der Figuren
  • Für ein besseres Verständnis der vorliegenden Ausführungsbeispiele und den daraus resultierenden Vorteilen, wird jetzt Bezug genommen auf die folgende Beschreibung in Verbindung mit den beiliegenden Figuren, in welchen:
    • 1A bis 1E Querschnittsansichten eines Zwischenzustandes bei der Herstellung eines Dichtungsringes gemäß einem nicht anspruchsgemäßen Ausführungsbeispiel zeigen;
    • 2 eine ebene Ansicht des Dichtungsringes gemäß einem nicht anspruchsgemäßen Ausführungsbeispiel ist;
    • 3 eine Querschnittsansicht eines Dichtungsringes gemäß einem nicht anspruchsgemäßen Ausführungsbeispiel darstellt;
    • 4 eine Querschnittsansicht eines Dichtungsringes gemäß einem anderen nicht anspruchsgemäßen Ausführungsbeispiel darstellt;
    • 5 eine Querschnittsansicht eines Dichtungsringes gemäß einem weiteren nicht anspruchsgemäßen Ausführungsbeispiel darstellt;
    • 6 eine Querschnittsansicht eines Dichtungsringes gemäß einem weiteren Ausführungsbeispiel darstellt; und
    • 7 eine Querschnittsansicht eines Dichtungsringes gemäß einem weiteren Ausführungsbeispiel darstellt.
  • Detaillierte Beschreibung der dargestellten Ausführungsbeispiele
  • Es wird jetzt Bezug genommen auf die Ausführungsbeispiele, die in den beiliegenden Figuren detailliert dargestellt sind. Wo immer möglich, werden gleiche Bezugszeichen in den Zeichnungen und der Beschreibung genutzt, um auf gleiche oder ähnliche Teile sich zu beziehen. In den Zeichnungen kann die Gestalt oder Dicke der Einfachheit halber und Klarheit halber überbetont werden. Diese Beschreibung richtet sich insbesondere auf Elemente, die einen Teil bilden der oder direkt kooperieren mit Verfahren oder Vorrichtungen entsprechend zu der vorliegenden Offenbarung. Es versteht sich, dass Elemente, die nicht speziell gezeigt oder beschrieben sind, unterschiedliche Formen annehmen können, wie es einem Fachmann geläufig ist. Viele Alternativen und Modifikationen sind einem Fachmann bekannt, wenn er die vorliegende Offenbarung kennt.
  • In der vorliegenden Beschreibung bezieht sich „ein Ausführungsbeispiel“ darauf, dass ein bestimmtes Merkmal, Struktur oder Charakteristik, welches im Zusammenhang mit einem Ausführungsbeispiel beschrieben ist, in zumindest einem Ausführungsbeispiel vorhanden ist. Daher bezieht sich die Formulierung „in einem Ausführungsbeispiel“ in unterschiedlichen Teilen dieser Beschreibung nicht notwendigerweise auf ein- und dasselbe Ausführungsbeispiel. Außerdem können bestimmte Merkmale, Strukturen oder Charakteristika in jeder beliebigen Art in einem oder mehreren Ausführungsbeispielen miteinander kombiniert werden. Es ist ebenso zu verstehen, dass die folgenden Figuren nicht maßstabsgetreu gezeichnet sind, sondern dass diese Figuren nur der Illustration dienen.
  • Ausführungsbeispiele werden in Bezug auf einen spezifischen Kontext beschrieben, und zwar in Bezug auf eine Versiegelungsringstruktur für eine gepackte Halbleitervorrichtung. Andere Ausführungsbeispiele können jedoch angewendet werden für verschiedene Halbleitervorrichtungen. Unterschiedliche Ausführungsbeispiele werden im Folgenden detailliert Bezug nehmend auf die beiliegenden Figuren beschrieben.
  • Die 1A bis 1E stellen unterschiedliche Zwischenschritte bei der Bildung einer Versiegelungsringstruktur in einer gepackten Halbleitervorrichtung 10 entsprechend zu einem nicht anspruchsgemäßen Ausführungsbeispiel dar. In Bezug zunächst auf die 1A, sind ein erster Wafer 100 und ein zweiter Wafer 200 vor einem Kontaktierungsprozess entsprechend zu unterschiedlichen Ausführungsbeispielen gezeigt. In einem Ausführungsbeispiel umfasst der erste Wafer 100 ein erstes Substrat 102 mit einer ersten elektrischen Schaltung (kollektiv dargestellt durch eine erste elektrische Schaltung 104), die darin gebildet ist. Das zweite Substrat 102 kann beispielsweise im Hauptteil Silizium umfassen, welches dotiert oder nicht dotiert ist oder eine aktive Schicht eines Halbleiter-auf-Isolator (SOI) Substrat aufweist. Im Allgemeinen umfasst ein SOI Substrat eine Schicht aus einem Halbleitermaterial, wie beispielswiese Silizium, welches auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxid (BOX) -Schicht oder eine Siliziumoxidschicht sein. Die Isolatorschicht kann auf einem Substrat, welches typischerweise Silizium oder ein Glassubstrat ist, bereitgestellt werden. Andere Substrate können ebenfalls ein Multi-Schicht- oder ein Gradienten-Substrat verwenden.
  • Die erste elektrische Schaltung 104, die auf dem ersten Substrat 102 gebildet ist, kann jede Art von Schaltung sein, die für eine bestimmte Anwendung geeignet ist. In einem Ausführungsbeispiel umfasst die Schaltung elektrische Einheiten, die auf dem Substrat mit einem oder mehreren dielektrischen Schichten, die auf den elektrischen Einheiten liegen, gebildet sind. Metallschichten können zwischen den dielektrischen Schichten gebildet werden, um elektrische Signale zwischen den elektrischen Einheiten zu leiten. Die elektrischen Einheiten können ebenfalls in einem oder mehreren dielektrischen Schichten gebildet werden.
  • Zum Beispiel kann die elektrische Schaltung 104 unterschiedliche N-Typ Metall-oxid-Halbleiter (NMOS) und/oder P-Typ Metall-oxid-Halbleiter (PMOS) Einheiten umfassen, wie beispielsweise Transistoren, Kondensatoren, Widerstände, Dioden, Photo-dioden, Sicherungen oder ähnliches, die miteinander verbunden sind, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Energieverteiler, eine Eingabe/Ausgabeschaltung oder ähnliches sein. Für einen Fachmann versteht es sich, dass die oben genannten Beispiele lediglich illustrativ zu verstehen sind und nur dem Zweck dienen, um weitere Anwendungen der vorliegenden Erfindung darzustellen und nicht gemeint sind, die vorliegende Erfindung in irgendeiner Art einzuschränken. Eine andere Schaltung kann ebenfalls für eine gegebene Anwendung genutzt werden, sofern sie geeignet ist.
  • Ebenfalls sind in der 1A Isolationsregionen 106 auf dem ersten Substrat 102 gezeigt. Die Isolationsregionen 106 erstrecken sich von einer Oberfläche des ersten Substrats 102 in das erste Substrat 102 heinein. Die Isolationsregionen 106 können flache Grabenisolations (STI)-Regionen sein und werden im weiteren als STI-Regionen 106 bezeichnet. Die Bildung der STI-Regionen 106 kann ein Ätzen des ersten Substrats 102 umfassen, um Gräben (nicht gezeigt) zu bilden, und ein Füllen der Gräben mit einem dielektrischen Material umfassen, um die STI-Regionen 106 zu bilden. Die STI-Regionen 106 können gebildet werden aus einem Silizium-Oxid, welches beispielsweise durch ein hochdichtes Plasma aufgebracht wird, obwohl andere dielektrische Materialen zu entsprechenden Technologien ebenfalls genutzt werden können.
  • Eine Verbindungsstruktur ist über dem Substrat 102 und den STI-Regionen 106 gebildet. Die Verbindungsstruktur umfasst eine oder mehrere dielektrische Schichten 108 und eine oder mehrere Verbindungslinien 110A - 110E (die zusammen als Verbindungslinien 110 bezeichnet werden). Die dielektrischen Schichten 108 können dielektrische Zwischenschichten (ILD)/ dielektrische Zwischen-metallisierungs- (IMD) Schichten 108 sein. In einem Ausführungsbeispiel sind die dielektrischen Schichten 108 gebildet durch ein dielektrisches Niedrig-K Material, wie beispielsweise ein Phospohsilikat-Glas (PSG), ein Borophosphosilikat-Glas (BPSG), ein Fluorosilikat Glas (FSG), SiOXCY, ein Spin-auf-Glas, ein Spin-auf-Polymer, ein Siliziumkarbonmaterial oder Verbindungen daraus oder Zusammensetzungen oder Kombinationen daraus oder ähnliches gebildet werden, und zwar durch ein beliebiges Verfahren, wie sie in dem Fachgebiet bekannt sind, wie beispielseiweise ein Spinning, einen chemischen Dampfabscheidungsprozess (CVD), und einen plasmaverbesserten CVD (PECVD).
  • Die ersten Verbindungslinien 110 bilden Metallisierungsschichten über dem ersten Substrat 102, um die erste elektrische Einheit (104) zu verbinden und um eine externe Verbindung bereitzustellen wie beispielsweise zu dem zweiten Wafer 200. Die ersten Verbindungslinien 110 können gebildet werden durch einen Damascene-Prozess, wie beispielsweise eine Single-Damascene oder einen Dual-Damascene-Prozess. Die ersten Verbindungslinien 110 sind durch ein leitfähiges Material gebildet und können gesäumt sein von einer Diffusionsbarriereschicht und/oder einer Klebschicht (nicht gezeigt). Die Diffusionsbarriereschicht kann gebildet werden durch eine oder mehrere Schichten aus TaN, Ta, TiN, Ti, CoW oder ähnliches und das leitfähige Material kann gebildet werden aus Kupfer, Wofram, Aluminium, Silber oder einer Kombination davon oder ähnliches, um dadurch die ersten Verbindungslinien 110, wie sie in der 1A gezeigt sind, zu bilden.
  • Es sei angemerkt, dass eine oder mehrere Ätz-Stopp-Schichten (nicht gezeigt) zwischen benachbarten ILD/IMD Schichten angeordnet sein können wie beispielsweise die dielektrischen Schichten 108. Im Allgemeinen stellen Ätz-Stopp-Schichten einen Mechanismus bereit, um einen Ätz-Prozess beim Bilden von Durchkontaktierungen und/oder Kontakten zu stoppen. Die Ätz-Stopp-Schichten werden aus einem dielektrischen Material gebildet, welches ein anderes Ätzverhalten aufweist als die benachbarten Schichten wie beispielsweise das darunter liegende erste Substrat 102 und die darüber liegenden ILD/IMD Schichten 108. In einem Ausführungsbeispiel können die Ätz-Stopp-Schichten gebildet werden aus SiN, SiCN, SiCO, CN oder Kombinationen daraus oder ähnlichen Materialien, die durch eine CVD oder PECVD Technik aufgetragen werden können.
  • Eine erste Passivierungsschicht 112 wird über die dielektrischen Schichten 108 und die erste Zwischenverbindung 110 gebildet. Die erste Passivierungsschicht 112 kann als eine Bondungsschnittstelle zwischen dem ersten und zweiten Wafer 100 und 200 genutzt werden und kann mit einer zweiten Passivierungsschicht 210 auf dem zweiten Wafer 200, wie es unten beschrieben wird, gebondet werden. Die erste Passivierungsschicht 112 kann aus ähnlichen Materialien und durch ähnliche Verfahren gebildet werden wie die dielektrischen Schichten 108 und deren Beschreibung wird hier nicht erneut wiederholt, obwohl die erste Passivierungsschicht 112 und die ersten dielektrischen Schichten 108 nicht gleich zu sein brauchen.
  • Der zweite Wafer 200 umfasst ein zweites Substrat 202 mit einer zweiten elektrischen Schaltung (die kollektiv als zweite elektrische Verschaltung 203 dargestellt ist), die darin gebildet ist, und der zweite Wafer 200 umfasst eine Verbindungsstruktur, die die zweiten dielektrischen Schichten und zweite Verbindungslinien 206 über dem zweiten Substrat 202 und der zweiten elektrischen Schaltung 203 umfasst. Das zweite Substrat 202, die zweite elektrische Schaltung 203, die zweiten dielektrischen Schichten 204 und die zweiten Verbindungslinien 206 können ähnlich sein zu dem ersten Substrat 102, der ersten elektrischen Schaltung 104, den ersten dielektrischen Schichten 108 und entsprechend den ersten Verbindungslinien 110, obwohl die Komponenten des ersten und zweiten Wafers 100 und 200 nicht gleich zu sein brauchen.
  • Der zweite Wafer 200 umfasst weiter eine zweite Versiegelungsringstruktur 208A und 208B (die kollektiv als zweite Versiegelungsringstruktur 208 bezeichnet werden) in der Verbindungsstruktur. Die zweite Versiegelungsstruktur 208 kann einen Schutz für den zweiten Wafer 200 vor Wasser, Chemikalien, Verschmutzungen und/oder Resten, die während der Verarbeitung des ersten und zweiten Wafers 100 und 200 vorhanden sind, bereitstellen. Die zweite Versiegelungsringstruktur 208 kann gebildet werden entlang eines Randbereiches des zweiten Wafers 202. Wie es in der 2 gezeigt ist und weiter unten besprochen wird, ist die zweite Versiegelungsringstruktur 208 eine kontinuierliche Struktur, die um den vereinzelten zweiten Chip/Wafer 200 herum gebildet ist. Die zweite Versiegelungsringstruktur 208 kann aus einem leitfähigen Material gebildet werden. In einem Ausführungsbeispiel ist die zweite Versiegelungsringstruktur 208 durch das gleiche Material und durch das/die gleiche(n) Verfahren wie die zweiten Verbindungslinien 206 gebildet.
  • Eine zweite Passvierungsschicht 210 wird über den zweiten dielektirschen Schichten 204, den zweiten Verbindungslinien 206 und der zweiten Versiegelungsringstruktur 208 gebildet. Die zweite Passivierungsschicht 210 kann verwendet werden als eine Bond-Schnittstelle zwischen dem ersten und zweiten Wafer 100 und 200 und kann durch eine erste Passivierungsschicht 112 des ersten Wafers 100 gebondet werden. Die zweite Passivierungsschicht 210 kann ähnliche Materialien aufweisen und durch ähnliche Prozesse gebildet werden wie die zweiten dielektrischen Schichten 204 und die Beschreibung dafür wird hier nicht wiederholt, obwohl die zweite Passivierungsschicht 210 und die zweiten dielektrischen Schichten 204 nicht notwendigerweise gleich zu sein brauchen.
  • In einem Ausführungsbeispiel ist der erste Wafer 100 ein Rückseitenilluminierender (BSI) Sensor und der zweite Wafer 200 ist eine logische Schaltung wie beispielsweise eine ASIC Schaltung. Der BSI Sensor kann gebildet werden in einer epitaktischen Schicht über ein Siliziumsubstrat. In diesem Ausführungsbeispiel umfasst die elektrische Schaltung 104 photo-aktive Regionen wie beispielsweise Photo-Dioden, die durch eine Implantierung von Verunreinigungsionen in der epitaktischen Schicht gebildet werden. Weiterhin können die photo-aktiven Regionen eine PN Junction Photo-Diode, ein PNP Photo-Transistor, ein NPN Photo-Transistor oder ähnliches sein.
  • Der zweite Wafer kann eine logische Schaltung, einen analog-zu-digital Wandler, eine Datenverarbeitungsschaltung, eine Speicherschaltung, eine Vorspannungsschaltung, eine Referenzschaltung oder ähnliches sein.
  • 1B zeigt den ersten Wafer 100 und den zweiten Wafer 200 nach dem Bonden entsprechend zu einem nicht anspruchsgemäßen Ausführungsbeispiel. In einem Ausführungsbeispiel sind der erste Wafer 100 und der zweite Wafer 200 derart angeordnet, dass Vorrichtungsseiten des ersten Substrats und des zweiten Substrats einander gegenüber liegen, wie es in der 1A gezeigt ist, und die Wafer können Seite-an-Seite gebondet werden. Der erste Wafer 100 und der zweite Wafer 200 können gebondet werden beispielsweise unter Nutzung eines direkten Bondungsverfahren wie beispielsweise ein Metall-zu-Metall Bonden (zum Beispiel Kupfer-zu-Kupfer Bonden), einem dielektrischen - zu-dielektrischen Bonden (zum Beispiel Oxid-zu-Oxid Bonden), einen Metall-zudielektrischen Bonden (zum Beispiel Oxid-zu-Kupfer Bonden) oder Kombinationen daraus oder ähnlichem.
  • Es sei angemerkt, dass das Bonden auf einem Wafer-Niveau stattfinden kann, wobei der erste Wafer 100 und der zweite Wafer 200 miteinander gebondet werden und später die Chips vereinzelt werden. Alternativ kann das Bonden auch auf einem Chip-zu-Chip Niveau oder dem Chip-zu-Wafer Niveau durchgeführt werden.
  • Nach dem der erste Wafer 100 und der zweite Wafer 200 gebondet wurden, kann ein Dünnungsprozess stattfinden, der auf einer Rückseite des ersten Wafers 100 angewandt wird. In einem Ausführungsbeispiel, in welchem das erste Substrat 102 ein BSI Sensor ist, dient der Dünnungsprozess dazu, um zu erlauben, dass mehr Licht hindurch gelassen wird, und zwar von der Rückseite des ersten Substrats zu den photo-aktiven Regionen, ohne dass es absorbiert wird durch das Substrat. In einem Ausführungsbeispiel, in welchem der BSI Sensor in einer epitaktischen Schicht hergestellt wird, kann die Rückseite des ersten Wafers 100 solange gedünnt werden bis die epitaktische Schicht freiliegt. Der Dünnungsprozess kann implementiert werden unter Nutzung von geeigneten Techniken wie beispielsweise einem Schleifen, Polieren, einem SMARTCUT-Verfahren, einem ELTRAN-Verfahren und/oder einem chemischen Ätzen.
  • In einem Ausführungsbeispiel, in welchem das erste Substrat 102 ein BSI-Sensor ist, werden nach dem Schritt des Dünnens, Pufferschichten 114 und 116 (auf die manchmal auch Bezug genommen wird als obere Schichten) auf der Rückseitenoberfläche des ersten Substrats gebildet. In einigen Ausführungsbeispielen umfassen die Pufferschichten 114 und 116 eine Grund-Anti-Reflektions-Beschichtung (BARC) 114 und/oder eine Siliziumoxid-Schicht 116. Die Siliziumoxid-Schicht 116 kann gebildet werden unter Nutzung eines Plasma-verstärkten CVD (PECVD) und wird daher als eine Plasmaverstärkte (PE) Oxid-Schicht 116 bezeichnet. Es versteht sich, dass die Pufferschichten 114 und 116 unterschiedliche Strukturen haben können, die aus unterschiedlichen Materialien und/oder mit anderen Anzahlen von Schichten, anders als die gezeigten, gebildet werden können.
  • In den BSI-Sensor Ausführungsbeispielen, wird ein Metallgitter 118 über den Pufferschichten 114 und 116 gebildet. Das Metallgitter 118 kann gebildet werden aus einem Metall oder einer Metalllegierung einschließlich Wolfram, Aluminium, Kupfer oder ähnlichem oder Kombinationen daraus. Das Metallgitter 118 hat eine Form eines Gitters, wobei die photo-aktiven Regionen 104 ausgerichtet sind an den Gitteröffnungen des Metallgitters 118. Eine dielektrische Schicht 120 ist in den Gitteröffnungen des Metallgitters 118 gefüllt. In einigen Ausführungsbeispielen ist die dielektrische Schicht 120 ein Siliziumoxid und ist durch einen PECVD-Prozess gebildet. Die oberste Oberfläche der dielektrischen Schicht 120 kann planarisiert werden und kann höher sein als die oberste Oberfläche des Metallgitters 118.
  • Die 1C stellt das Strukturieren der dielektrischen Schicht 120, der Pufferschichten 114 und 116 und des ersten Substrats 102 dar, um eine Oberfläche 106A der STI-Regionen 106 freizulegen. Die dielektrische Schicht 120, die Pufferschichten 114 und 116 und das erste Substrat 102 sind strukturiert, um eine Bildung von leitfähigen Merkmalen auf der Rückseite des ersten Wafers 100 hin zu den ersten und zweiten Verbindungslinien 110 und 206 zu erlauben und ebenso die Bildung einer ersten Versiegelungsringstruktur 140, die weiter unten detaillierter beschrieben wird, zu erlauben. Der Strukturierungsprozess kann ebenfalls das Schnittliniengebiet (mitunter auch bezeichnet als Schnittstraßen) entlang des ersten und zweiten Wafers 100 und 200 freilegen, entlang derer die ersten und zweiten Wafer 100 und 200 vereinzelt werden. Der Strukturierungsprozess kann durchgeführt werden unter Nutzung von photo-lithographischer Techniken. Im Allgemeinen schließen photo-lithographische Techniken ein Abscheiden von photo-resist Material ein, welches anschließend bestrahlt wird (einer Bestrahlung ausgesetzt wird) und entwickelt wird, um einen Teil des photo-resist Materials zu entfernen. Das verbleibende photo-resist Material schützt das darunterliegende Material vor anschließenden Verfahrensschritten wie beispielsweise einem Ätzen. Andere Schichten, können genutzt werden in dem Strukturierungsprozess. Zum Beispiel kann eine oder mehrere optionale Hartmaskenschichten genutzt werden zum Strukturieren des ersten Substrats 102. Im Allgemeinen können eine oder mehrere Hartmaskenschichten in Ausführungsbeispielen nützlich sein, in welchen der Ätz-Prozess ein Maskieren erfordert, das zusätzlich ist zu dem Maskieren, welches durch das photo-resist Material bereitgestellt wird.
  • Die 1D stellt eine Bildung von einen oder mehreren Öffnungen, die sich von der Rückseite des ersten Wafers 100 erstrecken, dar. Eine erste Öffnung 130 ist von der Rückseite des ersten Wafers 100 gebildet, um einen Abschnitt der ersten Verbindungslinie 110 freizulegen. Die erste Öffnung 130 stellt die Öffnung dar, in welcher eine leitfähige Struktur gebildet wird, um eine externe Verbindung zu der ersten Verbindungslinie 110 bereitzustellen. Eine zweite Öffnung 132 wird gebildet von einer Rückseite des ersten Wafers 100, um sich durch die ersten dielektrischen Schichten, der ersten Passivierungsschicht 112 und der zweiten Passivierungsschicht 210 zu erstrecken, um einen Abschnitt der zweiten Verbindungslinien 206 freizulegen. Die zweite Öffnung 132 stellt die Öffnung dar, in welcher ein leitfähiges Material gebildet wird, um eine externe Verbindung zu den zweiten Verbindungslinien 206 bereitzustellen. In einem Ausführungsbeispiel werden die ersten und zweiten Öffnungen 130 und 132 mit einer Breite W1 von rund 1 µm bis ungefähr 10 µm gebildet. Die dritte und vierten Öffnungen 134A und 134B werden gebildet zum Freilegen von entsprechenden Abschnitten der zweiten Versiegelungsringstruktur 208A und 208B. Die dritten und vierten Öffnungen 134A und 134B stellen die Öffnungen dar, in welchen eine erste Versiegelungsringstruktur gebildet wird zum Bereitstellen eines Schutzes für den ersten Wafer 100 und für die Bondungsschnittstelle zwischen den ersten und zweiten Passivierungsschichten 112 und 210. In einem Ausführungsbeispiel werden die dritten und vierten Öffnungen 134A und 134B mit einer Breite W2 von ungefähr 1 µm bis ungefähr 10 µm gebildet. In einigen Ausführungsbeispielen sind die dritten und vierten Öffnungen 134A und 134B Teil einer einzigen, kontinuierlichen Öffnung entlang eines Randbereiches des ersten und zweiten Wafers 100 und 200. In einem Ausführungsbeispiel können die dritten und vierten Öffnungen 134A und 134B zur gleichen Zeit gebildet werden und durch gleiche Prozesse wie die zweite Öffnung 132.
  • Die 1E veranschaulicht das Bilden von leitfähigen Strukturen und von Versiegelungsringstrukturen in den Öffnungen. Eine leitfähige Struktur 142 ist gebildet in den ersten und zweiten Öffnungen 130 und 132 und ist elektrisch gekoppelt an die ersten und zweiten Verbindungslinien 110 und 206. Die Versiegelungsringstrukturen 140A und 140B (die gemeinsam als erste Versiegelungsringstruktur 140 bezeichnet werden), sind in den dritten und vierten Öffnungen 134A und 134B entsprechend gebildet und sind in direktem Kontakt zu der entsprechenden zweiten Versiegelungsringstruktur 208A und 208B. Die erste Versiegelungsringstruktur 140 ist nicht an irgendeine aktive Einheit elektrisch gekoppelt. Die erste Versiegelungsringstruktur 140 wird zur gleichen Zeit und durch die gleichen Prozesse gebildet wie die leitfähige Struktur 142. In einem Ausführungsbeispiel ist die leitfähige Struktur 142 und die erste Versiegelungsringstruktur 140 aus Aluminium, Wolfram, Kupfer oder ähnlichem oder Kombinationen daraus gebildet. Die leitfähige Struktur 142 und die erste Versiegelungsringstruktur 140 können durch einen Abscheidungsprozess wie beispielsweise eine elektro-chemisches Plattieren, eine physikalische Dampfabscheidung (PVD), CVD oder ähnlichem oder Kombinationen daraus gebildet werden. In einigen Ausführungsbeispielen sind die leitfähige Struktur 142 und die erste Versiegelungsringstruktur 140 auf einer Startschicht (nicht gezeigt) gebildet. In einem Ausführungsbeispiel umfasst die leitfähige Struktur 142 zwei separate leitfähige Strukturen 142 mit einer ersten leitfähigen Struktur, die an die ersten Verbindungslinien 110 koppelt, und eine zweite leitfähige Struktur ist an die zweiten Verbindungslinien 206 gekoppelt. In diesem Ausführungsbeispiel können die erste leitfähige Struktur und die zweite leitfähige Struktur elektrisch voneinander isoliert sein.
  • Nach der Bildung der leitfähigen Struktur 142 und der ersten Versiegelungsringstruktur 140 können Bondungsdrähte oder leitfähige Höcker in Kontakt mit der leitfähigen Struktur 142 gebildet werden, um externe Verbindungen zu den ersten und zweiten Verbindungslinien 110 und 206 herzustellen.
  • Indem die erste Versiegelungsringstruktur 140 durch die Bondungsschnittstelle des ersten und zweiten Wafers 100 und 200 sich hindurch erstreckt, kann die Versiegelungsringstruktur 140 einen Schutz für die Bondungsschnittstelle bereitstellen. Beispielsweise umfasst, wie in der 1E gezeigt, die Bondungsschnittstelle die erste und zweite Passivierungsschichten 112 und 210 und die erste und zweite Passivierungsschichten 112 und 210 könnten erlauben, dass Wasser, Chemikalien, Reste oder andere Verunreinigungen durch die Bondungsschnittstelle hindurchdringen, um die Komponenten des ersten und zweiten Wafers 100 und 200 anzugreifen. Die erste Versiegelungsringstruktur 140 ist nicht porös und kann das Eindringen von Wasser, Chemikalien, Resten oder anderen Verunreinigungen in die Bondungsschnittstelle verhindern, was die Leistung der gestapelten Halbleitervorrichtung 10 erhöht. Außerdem ist die Versiegelungsringstruktur 140 zur gleichen Zeit und durch den gleichen Prozess gebildet wie die leitfähige Struktur 142, sodass keine extra Maskierungen oder Prozessschritte erforderlich sind zum Bilden der Versiegelungsringstruktur.
  • 2 zeigt eine Draufsicht auf einen Wafer 300 mit mehreren gestapelten Halbleitervorrichtungen 10. Wie es gezeigt ist, ist jede der gestapelten Halbleitervorrichtungen 10 umgeben von den ersten und zweiten Versiegelungsringstrukturen 140 und 208. Die Gebiete 302 zwischen den gestapelten Halbleitervorrichtungen 10 können für die Schnittliniengebiete 302 oder für die Schnittstraßen 302 genutzt werden. Die gestapelten Halbleitervorrichtungen 10 können entlang der Gebiete 302 durch eine Schnittvorrichtung vereinzelt werden, wie beispielsweise einen Laser oder einen Chipschneider. Die Versiegelungsringstrukturen 140/208 können ebenfalls ein Schälen oder Abblättern von dem Wafer 300 während des Vereinzelungsprozesses verhindern.
  • Eine einzige quadratische/rechteckige Form für die Versiegelungsringstruktur 140/208 ist in der 2 zum Zweck der Illustration gezeigt. In anderen Ausführungsbeispielen kann die Versiegelungsringstruktur 140/208 mehrere Formen aufweisen wie beispielsweise eine ringförmige Versiegelungsringstruktur 140/208. Außerdem kann die Versiegelungsringstruktur 140/208 mehrere konzentrische Versiegelungsringstrukturen, die sukzessiv die gestapelte Halbleitervorrichtungen 10 umgeben, aufweisen.
  • Die 3 zeigt eine gestapelte Halbleitervorrichtung 20 mit einer ersten Versiegelungsringstruktur 140 gemäß einem anderen Ausführungsbeispiel. Die Halbleitervorrichtung 20 ist ähnlich zu der gestapelten Halbleitervorrichtung 10 aus der 1E, bis auf die erste Versiegelungsringstruktur 140, die lateral versetzt von der zweiten Versiegelungsringstruktur 208 und einer optionalen dritten Versiegelungsringstruktur 150 angeordnet ist, und nicht in physikalischem Kontakt mit der zweiten Versiegelungsringstruktur 208 ist. Details in Bezug auf dieses Ausführungsbeispiel, die ähnlich sind zu dem zuvor beschriebenen Ausführungsbeispiel, werden hier nicht wiederholt.
  • In diesem Ausführungsbeispiel ist die erste Versiegelungsringstruktur 140 lateral versetzt um eine Distanz D1 von der zweiten Versiegelungsringstruktur 208 und der optionalen dritten Versiegelungsringstruktur 150. Die Distanz D1 ist die Entfernung zwischen einem Rand der Versiegelungsringstruktur 150 und einem Rand der ersten Versiegelungsringstruktur 140. In einem Ausführungsbeispiel ist die Entfernung D1 zumindest 100 nm, um ausreichenden Verfahrensspielraum zu erlauben. Obwohl die erste Versiegelungsringstruktur 140 innerhalb der zweiten Versiegelungsringstruktur 208, wie in der 3 gezeigt, versetzt ist, kann die erste Versiegelungsringstruktur 140 ebenfalls außerhalb der zweiten Versiegelungsringstruktur 208 um die Entfernung D1 versetzt sein (siehe 5). Die gestapelte Halbleitervorrichtung 20 kann ebenfalls eine optionale dritte Versiegelungsringstruktur 150A und 150B (die gemeinsam als dritte Versiegelungsringstruktur 150 bezeichnet wird) in dem ersten Wafer 100 umfassen. Die dritte Versiegelungsringstruktur 150 ist ähnlich des zweiten Versiegelungsringes 208 und eine Beschreibung wird hier nicht wiederholt, obwohl die dritte Versiegelungsringstruktur 150 und die zweite Versiegelungsringstruktur 208 nicht gleich zu sein brauchen.
  • Die 4 zeigt eine gestapelte Halbleitervorrichtung 30 mit einer Versiegelungsringstruktur 404A und 404B (die gemeinsam als Versiegelungsringstruktur 404 bezeichnet werden) in dem ersten Wafer 100 und entsprechend zu einem anderen Ausführungsbeispiel. Die Halbleitervorrichtung 30 ist ähnlich zu der gestapelten Halbleitervorrichtung 10 aus der 1E bis auf, dass die leitfähige Struktur 406, die an die ersten und zweiten Verbindungslinien 110 und 206 koppelt, ein leitfähiger Verschluss ist und somit die Versiegelungsringstruktur 408 eine gefüllte, leitfähige Komponente ist. Die Versiegelungsringstruktur 404 ist eine kontinuierliche Struktur, die um den vereinzelten Chip/Wafer gebildet ist (siehe Versiegelungsringstruktur 140/208 in der 2). Details in Bezug auf dieses Ausführungsbeispiel, die ähnlich sind zu jenen, wie sie zuvor beschriebenen wurden, werden hier nicht wiederholt.
  • In diesem Ausführungsbeispiel ist die leitfähige Struktur 406 derart gebildet, dass sie sich von der Rückseite des ersten Wafers 100 hin zu der ersten Verbindungslinie 110A erstreckt und sich durch die erste und zweite Passivierungsschichten 112 und 210 zu den zweiten Verbindungslinien 206 hindurch erstreckt. Die Öffnung für die leitfähige Struktur 406 kann in mehreren Ätz-Schritten gebildet werden. Beispielsweise kann ein erster Ätz-Schritt eine Ätzung durch das erste Substrat 102, ein zweiter Ätz-Schritt eine Ätzung durch die dielektrischen Schichten 108 und ein dritter Ätz-Schritt eine Ätzung durch die ersten und zweiten Passivierungsschichten 112 und 210 bewirken. Diese Ätz-Schritte können Öffnungen mit unterschiedlichen Breiten bilden, wie sie durch mehrere Breiten der leitfähigen Strukturen 406 dargestellt sind. Die Öffnungen können gefüllt werden mit leitfähigem Material wie beispielsweise Wolfram, Titan, Aluminium, Kupfer oder jeder Kombination daraus oder ähnlichen Materialien, die in die Öffnungen gefüllt werden, beispielsweise unter Nutzung von elektrochemischen Plattierungsverfahren, um dadurch den leitfähigen Verschluss 406 zu bilden. In einem Ausführungsbeispiel kann der leitfähige Verschluss 406 eine oder mehrere Diffusions- und/oder Barriere-Schichten und eine Startschicht (nicht gezeigt) umfassen, die in den Öffnungen vor dem Bilden des leitfähigen Materials gebildet werden. Beispielsweise kann die Diffusionsbarriere-Schicht eine oder mehrere Schichten aus Ta, TaN, TiN, Ti, CoW oder ähnliches umfassen, welches entlang der Seitenwände der Öffnungen gebildet wird, und die Startschicht kann gebildet werden aus Kupfer, Nickel, Gold oder einer Kombination davon oder ähnlichem Materialien.
  • Die Versiegelungsringstruktur 404 kann direkt die zweite Versiegelungsringstruktur 208A und 208B entsprechend kontaktieren. Die Versiegelungsringstruktur 404 ist nicht elektrisch gekoppelt an irgendeine aktive Einheit. Die Versiegelungsringstruktur 404 kann zur gleichen Zeit und durch den gleichen Prozess oder Prozesse wie der leitfähige Verschluss 406 gebildet werden. Beispielsweise kann die Öffnung für die Versiegelungsringstruktur 404 simultan mit den Öffnungen für den leitfähigen Verschluss 406 gebildet werden und das leitfähige Material der Versiegelungsringstruktur 404 kann simultan aus dem leitfähigen Material für den leitfähigen Verschluss 406 gebildet werden.
  • 5 zeigt eine gestapelte Halbleitervorrichtung 40 mit einer Versiegelungsringstruktur 404 entsprechend einem weiteren Ausführungsbeispiel. Die Halbleitervorrichtung 40 ist ähnlich zu der gestapelten Halbleitervorrichtung 30 aus der 4, außer dass die Versiegelungsringstruktur 404 lateral versetzt ist von der zweiten Versiegelungsringstruktur 208 und der optionalen dritten Versiegelungsringstruktur 150 und nicht in physikalischem Kontakt mit der zweiten Versiegelungsringstruktur 208 ist. Details in Bezug auf dieses Ausführungsbeispiel, welche ähnlich sind zu jenen aus den zuvor beschriebenen Ausführungsbeispielen werden hier nicht wiederholt.
  • In diesem Ausführungsbeispiel ist die Versiegelungsringstruktur 404 lateral versetzt um eine Entfernung D1 von der zweiten Versiegelungsringstruktur 208 und der optionalen dritten Versiegelungsringstruktur 150. Obwohl die Versiegelungsringstruktur 404 außerhalb der zweiten Versiegelungsringstruktur 208 in der 5 versetzt ist, kann die Versiegelungsringstruktur 404 ebenfalls innerhalb der zweiten Versiegelungsringstruktur 208 um die Entfernung D1 versetzt sein (siehe 3).
  • Die 6 zeigt eine gestapelte Halbleitervorrichtung 50 mit einer Versiegelungsringstruktur 614A1, 614A2, 614B1 und 614B2 (die gemeinsam als Versiegelungsringstruktur 614 bezeichnet werden) in den ersten und zweiten Passivierungsschichten 112 und 210 entsprechend zu einem erfindungsgemäßen Ausführungsbeispiel. Die Halbleitervorrichtung 50 ist ähnlich zu der gestapelten Halbleitervorrichtung 10 aus der 1E, mit der Ausnahme, dass die leitfähige Struktur 612A und 612B (die gemeinsam als leitfähige Struktur 612 bezeichnet werden), die an die erste und zweite Verbindungslinien 110 und 206 koppelt, als ein Leiter durch die erste und zweite Passivierungsschicht 112 und 210 gebildet ist und somit die Versiegelungsringstruktur 614 eine leitfähige Durchkontaktierung ist. Details in Bezug auf dieses Ausführungsbeispiel, die ähnlich sind zu jenen, wie sie in den zuvor beschriebenen Ausführungsbeispielen beschrieben wurden, werden hier nicht wiederholt.
  • Die gestapelte Halbleitervorrichtung 50 kann ebenfalls eine Versiegelungsringstruktur 616A und 616B (die gemeinsam als die Versiegelungsringstruktur 616 bezeichnet werden) in dem ersten Wafer 100 aufweisen. Die Versiegelungsringstruktur 616 ist ähnlich zu der zweiten Versiegelungsringstruktur 208 und eine Beschreibung wird hier nicht wiederholt, obwohl die Versiegelungsringstruktur 616 und die zweite Versiegelungsringstruktur 208 nicht gleich zu sein brauchen. In diesem Ausführungsbeispiel können die ersten und zweiten Wafer 100 und 200 unter Nutzung eines hybriden Bondungsprozesses zusammengebondet werden, sodass es beides ist: ein Metall-zu-Metall Bonden (zum Beispiel zwischen 614A1 und 614A2, 614B1 und 614B2, und 612A und 612B) und eine Dielektrikum-zu-Dielektrikum Bonden (zum Beispiel zwischen den ersten und zweiten Passivierungsschichten 112 und 212).
  • In diesem Ausführungsbeispiel ist die leitfähige Struktur 612 derart gebildet, dass sie sich von den ersten Verbindungslinien 110 durch die erste Passivierungsschicht 112 und die zweite Passivierungsschicht 212 hin zu den zweiten Verbindungslinien 206 erstreckt. In einem Ausführungsbeispiel erstreckt sich die leitfähige Struktur 612 von der obersten Metallschicht der ersten Verbindungslinien 110 zu der obersten Metallschicht der zweiten Verbindungslinien 206. Die leitfähige Struktur 612 umfasst zwei Abschnitte mit einem ersten Abschnitt 612A in der ersten Passivierungsschicht 112 und einem zweiten Abschnitt 612B in der zweiten Passivierungsschicht 210. Der erste Abschnitt 612A und der zweite Abschnitt 612B sind in den ersten und zweiten Passivierungsschichten 112 und 210 vor dem Zusammenbonden des ersten und zweiten Wafers 110 und 200 gebildet. Wenn der erste und zweite Wafer 100 und 200 zusammen gebondet werden (siehe 1B) werden die ersten und zweiten Abschnitte 612A und 612B zusammengebondet, um eine leitfähige Durchkontaktierung 612 zu bilden. Die leitfähige Durchkontaktierung 612 kann aus einem leitfähigen Material wie beispielsweise Wolfram, Titan, Aluminium, Kupfer oder einer Kombination daraus oder ähnlichen Materialien gebildet werden und ist gebildet beispielsweise unter Nutzung eines elektro-chemischen Plattierungsprozesses. In einem Ausführungsbeispiel kann die leitfähige Durchkontaktierung 612 eine oder mehrere Diffusions- und/oder Barriere-Schichten und eine zweite Startschicht (nicht gezeigt) umfassen, die gebildet werden in den Öffnungen vor dem Bilden des leitfähigen Materials. Beispielsweise kann die Diffusionsbarriere-Schicht eine oder mehrere Schichten aus Ta, TaN, TiN, Ti, CoW oder ähnlichen Materialien umfassen und ist gebildet entlang der Seitenwände der leitfähigen Durchkontaktierung 612, und die Startschicht kann gebildet werden aus Kupfer, Nickel, Gold oder einer Kombination davon oder ähnlichen Materialien.
  • Die Versiegelungsringstruktur 614 erstreckt sich von der Versiegelungsringstruktur 616 in den ersten Wafer 100 hin zu der zweiten Versiegelungsringstruktur 208 in dem zweiten Wafer 200. Die Versiegelungsringstruktur 614 ist in direktem Kontakt mit der Versiegelungsringstruktur 616 und der zweiten Versiegelungsringstruktur 208. Die Versiegelungsringstruktur 616 ist elektrisch nicht gekoppelt an irgendeine aktive Einheit. Die Versiegelungsringstruktur 616 ist zur gleichen Zeit und durch den gleichen Prozess oder Prozesse gebildet wie die leitfähige Durchkontaktierung 612. Beispielsweise kann die Öffnung der Versiegelungsringstruktur 614 simultan mit den Öffnungen für die leitfähige Durchkontaktierung 612 gebildet werden und das leitfähige Material der Versiegelungsringstruktur 614 kann simultan gebildet werden mit dem leitfähigen Material für die leitfähige Durchkontaktierung 612.
  • 7 zeigt eine gestapelte Halbleitervorrichtung 60 mit einer Versiegelungsringstruktur 614 gemäß einem weiteren erfindungsgemäßen Ausführungsbeispiel. Die Halbleitervorrichtung 60 ist ähnlich zu der gestapelten Halbleitervorrichtung 50 aus der 6 mit der Ausnahme, dass die Versiegelungsringstruktur 616 lateral versetzt ist von den Versiegelungsringstrukturen 616 und 208 und nicht in physikalischem Kontakt ist mit den Versiegelungsringstrukturen 616 und 208. Details in Bezug auf dieses Ausführungsbeispiel, die ähnlich sind zu jenen, wie sie in den zuvor beschriebenen Ausführungsbeispielen dargelegt wurden, werden hier nicht wiederholt.
  • In diesem Ausführungsbeispiel ist die Versiegelungsringstruktur 614 lateral versetzt um eine Entfernung D1 von den Versiegelungsringstrukturen 616 und 208. Die Entfernung D1 ist ein Abstand zwischen einem Rand der Versiegelungsringstruktur 616 und einem Rand der Versiegelungsringstruktur 614. Obwohl die Versiegelungsringstruktur 614 innerhalb der Versiegelungsringstrukturen 616 und 208 in der 7 versetzt ist, kann die Versiegelungsringstruktur 614 ebenso außerhalb der Versiegelungsringstrukturen 616 und 208 durch den Abstand D1 (siehe 5) versetzt sein.
  • Indem eine Versiegelungsringstruktur durch die Bondungs-Schnittstelle des ersten und zweiten Wafers sich hindurch erstreckt, kann die Versiegelungsringstruktur einen Schutz für die Bondungs-Schnittstelle bieten. Zum Beispiel umfasst, in einigen Ausführungsbeispielen, die Bondungs-Schnittstelle Passivierungsschichten, die es erlauben, Wasser, Chemikalien, Resten und anderen Verunreinigungen in die Bondungs-Schnittstelle einzudringen und die Komponenten des ersten und zweiten Wafers anzugreifen. Die Versiegelungsringstruktur, die in der Bondungs-Schnittstelle gebildet ist, ist nicht porös und kann das Eindringen von Wasser, Chemikalien, Resten und anderen Verunreinigungen verhindern, damit diese nicht in die Bondungs-Schnittstelle eindringen, was die Ausbeute der gestapelten Halbleitervorrichtungen erhöhen kann. Außerdem ist die Versiegelungsringstruktur zur gleichen Zeit und durch die gleichen Prozesse wie die leitfähige Struktur gebildet, welche sich durch die Bondungs-Schnittstelle erstreckt, und daher sind keine extra Maskierungen oder Verfahrensschritte erforderlich, um die Versiegelungsringstruktur zu bilden.

Claims (4)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen eines ersten Substrats (102) mit einer oder mehreren darüber liegenden ersten dielektrischen Schichten (108, 112) und einer ersten leitfähigen Verbindungslinie (110A) in den einen oder mehreren dielektrischen Schichten (108); Bereitstellen eines zweiten Substrats (202) mit einen oder mehreren darüber liegenden zweiten dielektrischen Schichten (204, 210), einer zweiten leitfähigen Verbindungslinie (206) in den einen oder mehreren zweiten dielektrischen Schichten (204, 210) und einer Versiegelungsringstruktur (208) in der einen oder mehreren zweiten dielektrischen Schichten (204); Bilden einer zweiten Versiegelungsringstruktur (614), die sich durch die obersten dielektrischen Schichten (112, 210) der ersten und zweiten dielektrischen Schichten erstreckt; und nach dem Bilden der zweiten Versiegelungsringstruktur (614), Bonden des ersten Substrats (102) auf das zweite Substrat (202), wobei das erste Substrat (102) auf das zweite Substrat (202) derart gebondet wird, dass die oberste dielektrische Schicht (112) der ersten dielektrischen Schichten eine oberste dielektrische Schicht (210) der zweiten dielektrischen Schichten kontaktiert.
  2. Verfahren nach Anspruch 1, wobei das Bilden der zweiten Versiegelungsringstruktur (614) weiter Folgendes umfasst: Bilden einer ersten Öffnung, die sich durch die eine oder mehreren darüber liegenden ersten dielektrischen Schichten hin zu der ersten Versiegelungsringstruktur (208) in dem einen oder mehreren zweiten dielektrischen Schichten erstreckt; und Bilden eines zweiten leitfähigen Materials in der ersten Öffnung.
  3. Verfahren nach Anspruch 2, welches weiter Folgendes umfasst: Bilden einer ersten leitfähigen Struktur (612), die das erste Substrat (102) an das zweite Substrat (202) koppelt und Folgendes umfasst: zur gleichen Zeit, wenn die erste Öffnung gebildet wird, Bilden einer zweiten Öffnung durch die eine oder mehreren darüber liegenden ersten dielektrischen Schichten hin zu der zweiten Verbindung (206) in den einen oder mehreren zweiten dielektrischen Schichten; und zur Zeit des Bildens des leitfähigen Materials in der ersten Öffnung, Bilden des leitfähigen Materials in der zweiten Öffnung.
  4. Verfahren nach Anspruch 1, wobei die zweite Versiegelungsringstruktur (614) entlang eines Randbereiches des ersten und zweiten Substrats (102, 202) gebildet wird.
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