DE102013106153B4 - Zwischenverbindungsstruktur für eine gestapelte Vorrichtung und Verfahren - Google Patents
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- 238000000034 method Methods 0.000 title claims description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 238000005530 etching Methods 0.000 claims description 14
- 238000009413 insulation Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 6
- 238000001459 lithography Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 65
- 239000010410 layer Substances 0.000 description 52
- 230000008569 process Effects 0.000 description 23
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002070 nanowire Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- OWXLRKWPEIAGAT-UHFFFAOYSA-N [Mg].[Cu] Chemical compound [Mg].[Cu] OWXLRKWPEIAGAT-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- WCCJDBZJUYKDBF-UHFFFAOYSA-N copper silicon Chemical compound [Si].[Cu] WCCJDBZJUYKDBF-UHFFFAOYSA-N 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- QLOAVXSYZAJECW-UHFFFAOYSA-N methane;molecular fluorine Chemical compound C.FF QLOAVXSYZAJECW-UHFFFAOYSA-N 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
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Abstract
Vorrichtung (400), die Folgendes umfasst:ein erstes Halbleiterelement (100), welches Folgendes umfasst:ein erstes Substrat (102),ein gemeinsames leitfähiges Element (170), das sich in dem ersten Substrat (102) mit einer ersten Breite (w) erstreckt,ein erstes Zwischenverbindungselement (108), das in einer ersten dielektrischen Schicht (107) über dem ersten Substrat (102) gebildet ist, undeinen leitfähigen Zapfen (110), der das erste Zwischenverbindungselement (108) mit dem gemeinsamen leitfähigen Element (170) verbindet,ein zweites Halbleiterelement (200), das an das erste Halbleiterelement (100) gebondet ist, wobei das zweite Halbleiterelement (200) Folgendes umfasst:ein zweites Substrat (202) undein zweites Zwischenverbindungselement (208), das in einer zweiten dielektrischen Zwischenebenenschicht (207) über dem zweiten Substrat (202) gebildet ist, undeinen leitfähigen Zwischenverbindungsstecker (160), der in einem oberen Bereich das gemeinsame leitfähige Element (170) bildet und in einem unteren Bereich einen leitfähigen Tiefzapfen (180) bildet, der das gemeinsame leitfähige Element (170) in dem ersten Halbleiterelement (100) mit dem zweiten Zwischenverbindungselement (208) in dem zweiten Halbleiterelement (200) verbindet, wobei der leitfähige Tiefzapfen (180) von dem leitfähigen Zapfen (110) durch die erste dielektrische Schicht (107) getrennt ist; undwobei der leitfähige Tiefzapfen (180) eine zweite Breite (w) aufweist, die kleiner als die erste Breite (w) ist.
Description
- HINTERGRUND
- Die Halbleiterbranche in dem Bereich integrierter Schaltung (IC) hat ein rapides Wachstum erlebt. Im Verlauf der IC-Evolution hat die funktionale Dichte (d.h. die Anzahl von miteinander verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen zugenommen, während die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die bei Verwendung eines Fabrikationsprozesses erzeugt werden kann) abgenommen hat. Dieser Prozess des Herabskalierens bietet im Allgemeinen Vorteile, indem die Produktionseffizienz erhöht und die damit verbundenen Kosten verringert werden.
- Während die Halbleitertechnologien weiter voranschreiten, ist eine gestapelte IC-Vorrichtung als eine effektive Alternative für ein weiteres Reduzieren der physikalischen Größe einer Halbleitervorrichtung hervorgetreten. Bei einer gestapelten IC-Vorrichtung werden aktive Schaltungen, wie beispielsweise Logik, Speicher, Prozessorschaltungen und dergleichen auf verschiedenen Halbleiterwafern hergestellt. Zwei oder mehr Halbleiterwafer können aufeinander montiert werden, um den Formfaktor der IC-Vorrichtung weiter zu reduzieren. Beispielsweise können zwei Halbleiterwafer mittels geeigneter Bondingtechniken zusammengebondet werden. Ein vorteilhaftes Merkmal einer gestapelten IC-Vorrichtung ist, dass eine höhere Dichte erreicht werden kann.
- Ein Beispiel für eine gestapelte Halbleitervorrichtung ist aus der
DE 44 33 846 C2 bekannt. Zur Herstellung dieser gestapelten Vorrichtung werden zwei Halbleiterelemente, die jeweils eine Metallisierung umfassen, miteinander verbunden. Anschließend werden von einer äußeren Oberfläche des oberen Elementes die Metallisierung des oberen Elementes und die Metallisierung des unteren Elementes freigelegt und über eine gemeinsame Metallisierung miteinander verbunden. Ein anderes Beispiel für eine gestapelte Halbleitervorrichtung ist aus derUS 2012/0105696 A1 - Obwohl existierende gestapelte Halbleitervorrichtungen und Verfahren zum Herstellen gestapelter IC-Vorrichtungen im Allgemeinen für ihre beabsichtigten Zwecke geeignet sind, sind sie nicht in jeder Hinsicht völlig zufriedenstellend. Verbesserungen auf diesem Gebiet sind wünschenswert.
- ZUSAMMENFASSUNG DER ERFINDUNG
- Die vorliegende Erfindung betrifft eine Vorrichtung gemäß Anspruch 1, eine gestapelte Vorrichtung gemäß Anspruch 7 und ein Verfahren gemäß Anspruch 13. Bevorzugte Ausführungsformen der Erfindung werden in den abhängigen Ansprüchen angegeben.
- Figurenliste
- Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass verschiedene Merkmale der üblichen Praxis in der Branche folgend nicht maßstabsgerecht gezeichnet wurden und lediglich zum Zwecke der Illustration verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zum Zwecke der Deutlichkeit der Beschreibung willkürlich vergrößert oder verkleinert sein.
-
1 ist eine Querschnittsansicht einer gestapelten IC-(Integrated Circuit)-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. -
2 ist ein Flussdiagramm eines beispielhaften Verfahrens zum Herstellen einer gestapelten IC-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. -
3-9 sind Querschnittsansichten einer beispielhaften gestapelten IC-Vorrichtung in verschiedenen Herstellungsphasen, die gemäß dem Verfahren der2 erstellt wird. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Offenbarung zur Verfügung. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und es ist nicht beabsichtigt, dass sie einschränkend sind. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in einem direkten Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht in einem direkten Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zwecke der Einfachheit und Deutlichkeit und gibt selbst keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder beschriebenen Konfigurationen vor.
- Darüber hinaus können hier räumliche Relativausdrücke, wie beispielsweise „unterhalb“, „unter“, „untere(r)“, „über“, „obere(r)“ und dergleichen zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren dargestellt ist. Es ist beabsichtigt, dass die räumlichen Relativausdrücke verschiedene Orientierungen der Vorrichtung während der Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung umfassen. Wenn beispielsweise die Vorrichtung in den Figuren umgedreht wird, wären Elemente, die als „unter“ oder „unterhalb“ anderer Elemente oder Merkmale beschrieben sind, „über“ den anderen Elementen oder Merkmalen. Daher kann der beispielhafte Ausdruck „unter“ sowohl eine Orientierung darüber als auch darunter umfassen. Die Vorrichtung kann auf andere Weise (um 90° gedreht oder mit anderen Orientierungen) orientiert sein und die relativen räumlichen Deskriptoren, die hier verwendet werden, können auf ähnliche Weise entsprechend interpretiert werden.
-
1 ist eine Querschnittsansicht einer gestapelten IC-Vorrichtung400 vor einem BondProzess, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.1 wurde zum Zwecke der Deutlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu veranschaulichen. Die gestapelte IC-Vorrichtung400 weist einen ersten Halbleiterwafer100 auf, der auf einen zweiten Halbleiterwafer200 gestapelt ist. Beispielsweise weist der erste Halbleiterwafer100 einen Bildsensor, wie beispielsweise einen rückseitenbeleuchteten Bildsensor, in Fachkreisen auch Backside-Illuminated-(BSI)-Bildsensor genannt, einen komplementären Metall-Oxid-Halbleiter-(CMOS)-Bildsensor (CIS), eine ladungsträgergekoppelte Vorrichtung, in Fachkreisen Charge-Coupled Device (CCD) genannt, einen Aktivpixelsensor (APS) oder einen Passivpixelsensor auf. Ein Bildsensor kann durch Techniken eines komplementären Metall-Oxid-Halbleiter-(CMOS)-Prozesses hergestellt sein, wie er aus dem Stand der Technik bekannt ist. Beispielsweise werden ein fotoaktives Gebiet vom P-Typ und ein fotoaktives Gebiet vom N-Typ über einem Substrat des Bildsensorwafers gebildet, um einen PN-Übergang zu bilden, der als eine Fotodiode fungiert. Der Bildsensorwafer100 kann einen Transistor enthalten, um ein Signal zu erzeugen, das mit der Intensität oder Helligkeit von Licht in Beziehung steht, welches auf das fotoaktive Gebiet trifft. Der zweite Halbleiterwafer200 ist ein Wafer mit applikationsspezifischer IC, in Fachkreisen Application-Specific Integrated Circuit (ASIC)-Wafer genannt. - Wie in
1 gezeigt ist, enthält der erste Halbleiterwafer100 (auf den Kopf gestellt dargestellt) ein Substrat102 mit einer ersten Oberfläche103 und einer zweiten Oberfläche104 . In einigen Ausführungsformen enthält das Substrat102 einen Elementarhalbleiter wie beispielsweise Silizium oder Germanium und/oder einen Verbundhalbleiter, wie beispielsweise Siliziumgermanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Galliumnitrid und/oder Indiumphosphid. Andere beispielhafte Substratmaterialien umfassen Legierungshalbleiter, wie beispielsweise Siliziumgermaniumkarbid, Galliumarsenidphosphid und Galliumindiumphosphid. Das Substrat102 kann auch nicht-halbleitende Materialien umfassen, einschließlich Kalknatriumglas, Quarzglas, Kieselglas, Kalziumfluorid (CaF2) und/oder andere geeignete Materialien. In einigen Ausführungsformen weist das Substrat102 eine oder mehrere darin definierte Schichten auf, wie beispielsweise eine epitaktische Schicht. Beispielsweise weist das Substrat102 in einer derartigen Ausführungsform eine epitaktische Schicht auf, die über einem Volumenhalbleiter, einem sog. Bulk-Halbleiter, liegt. Andere mehrschichtige Substrate umfassen Halbleiter-auf-Isolator-Substrate, sog. Semiconductor-on-Insulator-(SOI)-Substrate. Bei einem derartigen SOI-Substrat weist das Substrat102 eine vergrabene Oxid-Schicht, eine sog. Buried-Oxide-(BOX)-Schicht auf, die durch einen Prozess, wie beispielsweise eine Trennung durch implantierten Sauerstoff (SIMOX) gebildet ist. In verschiedenen Ausführungsformen kann das Substrat102 die Form eines planaren Substrats, einer Finne, eines Nanodrahtes und/oder eine andere dem Fachmann bekannte Form annehmen. - Das Substrat
102 kann ein oder mehrere dotierte Gebiete aufweisen. In der dargestellten Ausführungsform ist das Substrat102 mit einem Dotierstoff vom P-Typ dotiert. Geeignete Dotierstoffe vom P-Typ umfassen Bor, Gallium, Indium, andere geeignete Dotierstoffe vom P-Typ und/oder Kombinationen davon. Das Substrat102 kann auch ein oder mehrere Gebiete aufweisen, die mit einem Dotierstoff vom N-Typ dotiert sind, wie beispielsweise Phosphor, Arsen, anderen geeigneten Dotierstoffen vom N-Typ und/oder Kombinationen davon. Ein Dotieren kann durchgeführt werden, wobei ein Prozess wie beispielsweise eine Ionenimplantation oder eine Diffusion in verschiedenen Phasen und mit verschiedenen Techniken verwendet wird. - Bei verschiedenen Ausführungsformen kann das Substrat
102 eine Form eines planaren Substrats, einer Finne, eines Nanodrahtes und/oder eine andere dem Fachmann bekannte Form annehmen. - Der erste Halbleiterwafer
100 kann verschiedene passive und aktive mikroelektronische Komponenten aufweisen. Diese Komponenten können eine primäre Komponente105 , wie beispielsweise ein Bildsensorelement, und ein peripheres Schaltungselement106 , wie beispielsweise einen oder mehrere Feldeffekttransistoren, aufweisen. Andere Beispiele für mögliche Komponenten umfassen P-Kanal-Feldeffekttransistoren (PFETs), N-Kanal-FETs (NFETs), Metalloxidhalbleiterfeldeffekttransistoren (MOSFETs), CMOS-Transistoren, Fin-FETs, Hochvolttransistoren, Hochfrequenztransistoren, Bipolartransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen, andere geeignete Vorrichtungen und/oder Kombinationen davon. Bei einigen Ausführungsformen ist das periphere Schaltungselement106 wirksam, um an das Bildsensorelement105 anzukoppeln oder dieses zu steuern. Allerdings weist das periphere Schaltungselement106 in weiteren Ausführungsformen keine funktionale Beziehung zu dem primären Element105 auf, bis darauf, dass es gemeinsam damit auf dem gleichen Substrat102 angeordnet ist. - Der erste Halbleiterwafer
100 weist eine erste dielektrische Zwischenebenenschicht107 , eine sog. Inter-Level-Dielectric-(ILD)-Schicht, auf, die über der ersten Oberfläche103 des Substrats102 zum Zwecke der Isolation gebildet ist. Die erste ILD-Schicht107 kann Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-Oxid, Phosphosilikatglas (PSG), Borophosphosilikatglas (BPSG), fluoriertes Silicaglas (FSG), kohlenstoffdotiertes Siliziumoxid, amorphen fluorierten Kohlenstoff, Parylen, Polyimid, ein anderes geeignetes Material und/oder Kombinationen davon aufweisen. Übliche Verfahren zum Bilden einer ILD-Schicht umfassen eine thermische Oxidation, eine chemische Dampfabscheidung (CVD), eine CVD mit hochdichtem Plasma (HDP-CVD), eine physikalische Dampfabscheidung (PVD), eine Atomlagenabscheidung (ALD), eine Aufschleuderabscheidung, ein sog. Spin-On, und/oder andere geeignete Abscheideprozesse. Die erste ILD-Schicht107 kann mehrere Lagen aufweisen, die aus unterschiedlichen dielektrischen Materialien hergestellt sind. - Der erste Halbleiterwafer
100 weist ein oder mehrere erste Zwischenverbindungsmerkmale108 auf, die auf dem Substrat102 gebildet sind und dazu eingerichtet sind, verschiedene dotierte Gebiete in dem Substrat102 auf geeignete Weise zu verbinden, wodurch sich eine funktionale, gestaltete Schaltung ergibt. Beispielsweise weisen die ersten Zwischenverbindungsmerkmale108 eine Mehrlagenzwischenverbindung, in Fachkreisen Multi-Layer-Interconnect-(MLI) genannt, auf, die horizontale Metallleitungen, die auf mehreren Metallschichten gebildet sind, und Kontakt-/Durchgangskontaktierungsmerkmale, um Metallleitungen verschiedener Metallschichten oder Metallleitungen mit dem Substrat102 vertikal zu verbinden, aufweist. Die ersten Zwischenverbindungsmerkmale108 werden durch einen integrierten Prozess einschließlich Abscheidung, Lithografie und Ätzen gebildet. - In der vorliegenden Ausführungsform wird ein leitfähiger Plug
110 über dem Substrat102 gebildet, so dass ein Ende davon mit dem ersten Zwischenverbindungsmerkmal108 in Verbindung steht und ein anderes Ende davon mit dem Substrat102 in Verbindung steht. Der leitfähige Plug110 kann aus einem oder mehreren leitfähigen Materialien, wie beispielsweise Materialien wie Kupfer, Aluminium, einer Aluminium/Silizium/Kupfer-Legierung, Titan, Titannitrid, Wolfram, Polysilizium, Metallsilizid und/oder einer Kombination davon, hergestellt sein. Der leitfähige Plug110 kann durch eine Prozedur einschließlich Lithografie, Ätzen und Abscheidung gebildet sein. In einem Beispiel wird vor dem Bilden des ersten Zwischenverbindungsmerkmals108 ein Graben in der ersten ILD-Schicht107 durch Lithografie- und Ätzprozesse gebildet. Der Graben wird dann mit einem leitfähigen Material gefüllt, um den leitfähigen Plug110 zu bilden. Und dann wird das erste Zwischenverbindungsmerkmal108 oben auf dem leitfähigen Plug110 gebildet. - Zusätzliche Merkmale können in den ersten Halbleiterwafer
100 einbezogen sein und einige der oben beschriebenen Merkmale können bei anderen Ausführungsformen des ersten Halbleiterwafers100 ersetzt oder weggelassen sein. - Der zweite Halbleiterwafer
200 kann im Vergleich zu dem ersten Halbleiterwafer100 ähnliche oder andere Elemente aufweisen. Beispielsweise weist der zweite Halbleiterwafer200 ein Substrat202 mit Oberflächen203 und204 , ein primäres Element205 , ein peripheres Element206 , eine oder mehrere ILD-Schichten207 und Zwischenverbindungsmerkmale208 auf. -
2 ist ein Flussdiagramm eines Verfahrens300 zum Bilden einer gestapelten IC-Vorrichtung gemäß Aspekten der vorliegenden Offenbarung.3-9 sind Querschnittsansichten einer beispielhaften gestapelten IC-Vorrichtung400 , die Prozesse gemäß dem Verfahren der2 durchläuft. Es wird angemerkt, dass zusätzliche Schritte vor, während und nach dem Verfahren bereitgestellt werden können, und einige der beschriebenen Schritte können in anderen Ausführungsformen des Verfahrens ersetzt oder weggelassen sein. - Bezug nehmend auf die
2 und3 beginnt das Verfahren300 bei Schritt302 mit einem Zusammenbonden des ersten und des zweiten Halbleiterwafers100 und200 durch eine geeignete Bondingtechnik, wie beispielsweise ein direktes Bonden. In einigen Ausführungsformen werden mehrere Bond-Pads in dem ersten Halbleiterwafer100 bzw. dem zweiten Halbleiterwafer200 gebildet. Darüber hinaus werden die Bond-Pads, die sich in dem zweiten Halbleiterwafer200 befinden, gegenüber ihren entsprechenden Bond-Pads, die sich in dem ersten Halbleiterwafer100 befinden, ausgerichtet. Gemäß einigen Ausführungsformen kann bei einem direkten Bondprozess die Verbindung zwischen dem ersten und dem zweiten Halbleiterwafer100 und200 durch ein Metall-zu-Metall-Bonden (z.B. Kupfer-zu-Kupfer-Bonden), ein Dielektrikum-zu-Dielektrikum-Bonden (z.B. Oxid-zu-Oxid-Bonden), ein Metall-zu-Dielektrikum-Bonden (z.B. Kupfer-zu-Oxid-Bonden) oder eine beliebige Kombination davon implementiert werden. In einigen Ausführungsformen sind der erste und der zweite Halbleiterwafer100 und200 miteinander durch geeignete dreidimensionale Strukturen verbunden. Eine Haftschicht kann ebenfalls verwendet werden. - Bezug nehmend auf die
2 und4 schreitet das Verfahren300 zu Schritt304 fort, bei dem ein Substratgraben120 in dem Substrat102 gebildet wird. Der Substratgraben120 wird derart gebildet, dass die erste ILD-Schicht107 und zumindest ein Teil des leitfähigen Plugs110 freiliegen. Der Substratgraben120 kann durch Lithografie- und Ätzprozesse gebildet werden. In einem Beispiel wird eine strukturierte Fotolackschicht über dem Substrat102 durch Prozesse des Aufschleuderns, Belichtens und Entwickelns gebildet. Anschließend wird das Substrat102 durch den strukturierten Fotolack geätzt. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon umfassen. Der Ätzprozess kann auch ein selektives Nassätzen oder ein selektives Trockenätzen aufweisen. Beispiele von Nassätzlösungen umfassen ein Tetramethylammoniumhydroxid (TMAH), eine HF/HNO3/CH3COOH-Lösung oder eine andere geeignete Lösung. Ein beispielhafter Trockenätzprozess kann einen vorbelasteten Plasmaätzprozess, in Fachkreisen Biased-PlasmaÄtzprozess genannt, umfassen, der eine chlorbasierte Chemie verwendet. Andere Beispiele von Trockenätzgasen umfassen CF4, NF3, SF6 und He. In einigen Ausführungsformen wird ein selektives Ätzen mit geeigneter Ätzselektivität bezüglich der ersten ILD-Schicht107 und des leitfähigen Plugs110 durchgeführt. In diesem Fall dient die erste ILD-Schicht107 als eine Ätzstoppschicht, um das Ätzprozessfenster zu verbessern. - Bezug nehmend auf die
2 und5 schreitet das Verfahren300 zu dem Schritt306 voran, in dem eine Isolationsschicht130 über der zweiten Oberfläche104 des Substrats102 einschließlich Seitenwänden des Substratgrabens120 gebildet wird. Die Isolationsschicht130 bietet eine elektrische Isolationsdichtung gegenüber dem Substrat102 . Die Isolationsschicht130 kann ein oder mehrere dielektrische Materialien, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Polyimid oder ein oder mehrere andere geeignete Materialien enthalten. Die Isolationsschicht130 kann durch CVD, PVD, ALD und/oder andere geeignete Abscheideprozesse gebildet werden. In einer Ausführungsform werden ein anderer Lithografieprozess und ein anderer Ätzprozess durchgeführt, um die Isolationsschicht130 an dem Boden des Substratgrabens120 zu entfernen. Mit der Isolationsschicht130 auf den Seitenwänden weist der Substratgraben120 eine erste Breitew1 auf. - Bezug nehmend auf die
2 und6 schreitet das Verfahren300 zu dem Schritt308 voran, in dem eine strukturierte Maske140 mit Tiefverbindungsgraben, sog. Deep-Interconnect-Trench-(DIT)-Öffnungen 145, mit einer zweiten Breitew2 gebildet wird und zu dem Substratgraben120 ausgerichtet wird. Die strukturierte Maske140 kann eine Fotolackschicht sein. Die strukturierte Maske140 wird auf der zweiten Oberfläche104 gebildet, wobei geeignete Abscheide- und Fotolithografietechniken verwendet werden. In der vorliegenden Ausführungsform sind die DIT-Öffnungen145 mit dem entsprechenden zweiten Zwischenverbindungsmerkmal208 , welches sich in dem zweiten Halbleiterwafer200 befindet, ausgerichtet und weisen einen Abstand d von dem leitfähigen Plug110 in der ersten ILD-Schicht107 auf. - Bezug nehmend auf die
2 und7 schreitet das Verfahren300 zu dem Schritt310 voran, in dem erste DITs150 von dem ersten Halbleiterwafer100 zu dem zweiten Zwischenverbindungsmerkmal208 in dem zweiten Halbleiterwafer200 gebildet werden. Die ersten DITs150 können gebildet werden, indem die erste ILD-Schicht107 in dem ersten Halbleiterwafer100 und die zweite ILD-Schicht207 in dem zweiten Halbleiterwafer200 durch die DIT-Öffnungen145 geätzt werden. Die DITs150 werden mit einer Breite gebildet, die im Wesentlichen ähnlich zu der zweiten Breitew2 der DIT-Öffnungen145 ist. Ein geeigneter Ätzprozess umfasst ein Trockenätzen, ein anisotropes Nassätzen oder einen beliebigen anderen geeigneten anisotropen Ätzprozess. - Bezug nehmend auf die
2 und8 schreitet das Verfahren300 zu dem Schritt312 voran, in dem die strukturierte Maske140 entfernt wird, um zweite DITs155 zu bilden. In einem Beispiel wird die strukturierte Fotolackmaske140 durch einen Prozess, wie beispielsweise Nass-Strippen, in Fachkreisen Wet-Stripping genannt, oder O2-Plasmaveraschen entfernt. Die zweiten DITs155 werden gebildet, um den Substratgraben120 als einen oberen Bereich mit der ersten Breitew1 und das erste DIT150 als einen unteren Bereich mit der zweiten Breitew2 aufzuweisen. Auch der leitfähige Plug110 ist in dem oberen Bereich der zweiten DITs155 freigelegt. - Bezug nehmend auf die
2 und9 schreitet das Verfahren300 zu dem Schritt314 voran, in dem die zweiten DITs155 mit einem oder mehreren leitfähigen Materialien gefüllt werden, um tiefe Zwischenverbindungsstecker, in Fachkreisen Deep-Interconnect-Plugs (DIPs)160 genannt, zu bilden. Die DIPs160 enthalten ein hochleitfähiges, niederohmiges Metall, ein Elementarmetall, ein Übergangsmetall oder ähnliches. Beispielsweise enthalten die DIPs160 Kupfer, eine Kupferlegierung, wie beispielsweise Kupfermagnesium (CuMg), Kupferaluminium (CuAl) oder Kupfersilizium (CuSi), obwohl andere Materialien, wie beispielsweise Wolfram oder Aluminium alternativ verwendet werden könnten. Die DIPs160 können durch ein beliebiges geeignetes bekanntes Verfahren gebildet werden, wie beispielsweise PVD, Aufspritzen, sog. Sputtern, CVD, galvanisches Überziehen und/oder ähnliches. In einer Ausführungsform sind die DIPs160 darüber hinaus von einer Barriereschicht umgeben, um eine Diffusion zu verhindern und/oder eine Materialhaftung zu ermöglichen. Die Barriereschicht kann Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN), Titantalsiliziumnitrid (Ti-SiN) oder Tantalsiliziumnitrid (TaSiN) enthalten. Die DIPs160 werden mit einem oberen Bereich, welcher die erste Breitew1 aufweist, und einem unteren Bereich, der die zweite Breitew2 aufweist, gebildet. Darüber hinaus kann ein chemisch-mechanisches Polieren (CMP) ausgeführt werden, um das leitfähige Material für einen Einebnungseffekt zu entfernen, wenn eine gewünschte Topographie erforderlich ist. - In der vorliegenden Ausführungsform ist der obere Bereich des DIP
160 mit dem Substrat-Plug110 (dem ersten Halbleiterwafer100 ) und der untere Bereich des DIP160 (dem zweiten Halbleiterwafer200 ) separat verbunden, wobei der obere Bereich des DIP160 als ein gemeinsames leitfähiges Element170 für den ersten und den zweiten Halbleiterwafer bezeichnet wird. Das gemeinsame leitfähige Element170 weist die erste Breitew1 auf. Der untere Bereich des DIP160 wird als ein leitfähiger Tiefzapfen180 , in Fachkreisen Deep-Plug genannt, bezeichnet und weist die zweite Breitew2 auf. Die erste Breitew1 ist größer, und insbesondere wesentlich größer als die zweite Breitew2 . Der leitfähige Deep-Plug180 ist von dem Substrat-Plug110 durch den Abstand d in der ersten ILD-Schicht107 getrennt. - Obwohl
9 zwei Halbleiterwafer zeigt, die zusammengestapelt sind, sollte angemerkt werden, dass der Fachmann erkennen wird, dass die in9 gezeigte gestapelte IC-Vorrichtung lediglich ein Beispiel ist. Es kann viele Alternativen, Variationen und Modifikationen geben. Beispielsweise kann die gestapelte IC-Vorrichtung mehr als zwei Wafer umfassen. - Basierend auf dem oben Beschriebenen stellt die vorliegende Offenbarung eine gestapelte IC-Vorrichtung, die eine Zwischenverbindungsstruktur verwendet, um eine elektrische Verbindung zwischen zwei Halbleiterwafern bereitzustellen, sowie ein Handelsverfahren bereit. Die Zwischenverbindungsstruktur ist dazu eingerichtet, dass sowohl der erste als auch der zweite Halbleiterwafer einzeln mit einem gemeinsamen leitfähigen Merkmal in dem ersten Wafer verbunden ist. Der erste Halbleiterwafer ist mit dem gemeinsamen leitfähigen Merkmal durch einen leitfähigen Plug, der in dem ersten Halbleiterwafer gebildet ist, verbunden, während der zweite Halbleiterwafer mit dem gemeinsamen leitfähigen Merkmal durch einen anderen leitfähigen Plug, der sowohl durch den ersten als auch einen Bereich des zweiten Halbleiterwafers verläuft, verbunden ist. Die Zwischenverbindungsstruktur kann elektrische Zwischenverbindungen zwischen zwei Halbleiterwafern mit einer kürzeren Verbindungslänge, einem dichteren Layout von Zwischenverbindungsmerkmalen und einem verringerten Seitenverhältnis des leitfähigen Plugs bereitstellen.
- Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen einer gestapelten IC-Vorrichtung zur Verfügung. Die gestapelte IC-Vorrichtung weist einen ersten Wafer und einen zweiten Wafer, der auf den ersten Wafer gebondet ist, auf. Der erste Wafer weist ein erstes Substrat, ein gemeinsames leitfähiges Merkmal in dem ersten Substrat, eine Mehrzahl von ersten Zwischenverbindungskomponenten, die in einer oder mehreren ersten Zwischenschichtdielektrikums-(ILD)-Schichten über dem ersten Substrat gebildet sind, ein erstes Zwischenverbindungsmerkmal in den ersten ILD-Schichten und einen leitfähigen Plug, der das erste Zwischenverbindungsmerkmal mit dem gemeinsamen leitfähigen Merkmal verbindet, auf. Der zweite Wafer weist ein zweites Substrat, eine Mehrzahl von zweiten Zwischenverbindungskomponenten, die in einer oder mehreren zweiten ILD-Schichten über dem zweiten Substrat gebildet sind, und ein zweites Zwischenverbindungsmerkmal in den zweiten ILD-Schichten auf. Die Vorrichtung umfasst ebenfalls einen leitfähigen Deep-Plug, der mit dem gemeinsamen leitfähigen Merkmal in dem ersten Wafer und dem zweiten Zwischenverbindungsmerkmal in dem zweiten Wafer verbunden ist. Der leitfähige Deep-Plug ist von dem leitfähigen Plug durch die erste ILD-Schicht getrennt.
- In einer anderen Ausführungsform umfasst eine gestapelte IC-Vorrichtung einen ersten Halbleiterwafer. Der erste Halbleiterwafer umfasst ein erstes Zwischenverbindungsmerkmal und einen leitfähigen Plug, der mit dem ersten Zwischenverbindungsmerkmal verbunden ist. Die gestapelte IC-Vorrichtung umfasst ebenfalls einen zweiten Halbleiterwafer, der auf den ersten Halbleiterwafer gebondet ist. Der zweite Halbleiterwafer umfasst ein zweites Zwischenverbindungsmerkmal. Die gestapelte IC-Vorrichtung umfasst ebenfalls einen leitfähigen Deep-Plug, der zwischen das erste und das zweite Zwischenverbindungsmerkmal gekoppelt ist. Der leitfähige Deep-Plug umfasst einen oberen Bereich, der mit dem leitfähigen Plug in dem ersten Halbleiterwafer verbunden ist, und einen unteren Bereich, der zu dem zweiten Zwischenverbindungsmerkmal im zweiten Halbleiterwafer verbindend bzw. damit verbunden ist.
- In einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen einer gestapelten IC-Vorrichtung das Bereitstellen eines ersten Halbleiterwafers. Der erste Halbleiterwafer umfasst ein erstes Substrat, eine erste Zwischenebenendielektrikums-(ILD)-Schicht über dem ersten Substrat, ein erstes Zwischenverbindungsmerkmal in der ersten ILD-Schicht und einen leitfähigen Plug in der ersten ILD-Schicht. Der leitfähige Plug ist mit dem ersten Substrat und dem ersten Zwischenverbindungsmerkmal verbunden. Das Verfahren umfasst auch ein Bonden des ersten Halbleiterwafers auf einen zweiten Halbleiterwafer. Der zweite Halbleiterwafer umfasst ein zweites Substrat, eine zweite Zwischenebenendielektrikums-(ILD)-Schicht über dem zweiten Substrat und ein zweites Zwischenverbindungsmerkmal in der zweiten ILD-Schicht. Das Verfahren umfasst auch ein Bilden eines Substratgrabens in dem ersten Substrat, um den leitfähigen Plug und die erste ILD-Schicht freizulegen, ein Abscheiden einer dielektrischen Isolationsschicht über dem ersten Substrat und Seitenwänden des Substratgrabens, sowie ein anschließendes Entfernen der dielektrischen Isolationsschicht von einem Boden des Substratgrabens zum Freilegen der ersten ILD-Schicht, ein Bilden einer Deep-Interconnection-Trench-(DIT)-Strukturmaske in dem Substratgraben, ein Ätzen der ersten ILD-Schicht und eines Bereichs der zweiten ILD-Schicht durch die DIT-Strukturmaske zum Bilden eines ersten DIT, der mit dem zweiten Zwischenverbindungsmerkmal verbunden ist, ein Entfernen der strukturierten Maske zum Bilden eines zweiten DIT und ein Füllen des zweiten DIT mit einem oder mehreren leitfähigen Materialien zum Bilden eines leitfähigen Deep-Plugs zum Koppeln des ersten und des zweiten Halbleiterwafers.
Claims (15)
- Vorrichtung (400), die Folgendes umfasst: ein erstes Halbleiterelement (100), welches Folgendes umfasst: ein erstes Substrat (102), ein gemeinsames leitfähiges Element (170), das sich in dem ersten Substrat (102) mit einer ersten Breite (w1) erstreckt, ein erstes Zwischenverbindungselement (108), das in einer ersten dielektrischen Schicht (107) über dem ersten Substrat (102) gebildet ist, und einen leitfähigen Zapfen (110), der das erste Zwischenverbindungselement (108) mit dem gemeinsamen leitfähigen Element (170) verbindet, ein zweites Halbleiterelement (200), das an das erste Halbleiterelement (100) gebondet ist, wobei das zweite Halbleiterelement (200) Folgendes umfasst: ein zweites Substrat (202) und ein zweites Zwischenverbindungselement (208), das in einer zweiten dielektrischen Zwischenebenenschicht (207) über dem zweiten Substrat (202) gebildet ist, und einen leitfähigen Zwischenverbindungsstecker (160), der in einem oberen Bereich das gemeinsame leitfähige Element (170) bildet und in einem unteren Bereich einen leitfähigen Tiefzapfen (180) bildet, der das gemeinsame leitfähige Element (170) in dem ersten Halbleiterelement (100) mit dem zweiten Zwischenverbindungselement (208) in dem zweiten Halbleiterelement (200) verbindet, wobei der leitfähige Tiefzapfen (180) von dem leitfähigen Zapfen (110) durch die erste dielektrische Schicht (107) getrennt ist; und wobei der leitfähige Tiefzapfen (180) eine zweite Breite (w2) aufweist, die kleiner als die erste Breite (w1) ist.
- Vorrichtung (400) nach
Anspruch 1 , wobei der leitfähige Tiefzapfen (180) durch die erste dielektrische Schicht (107) und teilweise durch die zweite dielektrische Schicht (207) hindurch gebildet ist. - Vorrichtung (400) nach einem der vorhergehenden Ansprüche, wobei der leitfähige Tiefzapfen (180) zwischen das erste (108) und das zweite (208) Zwischenverbindungselement gekoppelt ist.
- Vorrichtung (400) nach einem der vorhergehenden Ansprüche, wobei der leitfähige Zapfen (110) und der leitfähige Tiefzapfen (180) mit dem gemeinsamen leitfähigen Element (170) einzeln und direkt verbunden sind.
- Vorrichtung (400) nach einem der vorhergehenden Ansprüche, wobei das erste Halbleiterelement (100) einen Bildsensor aufweist.
- Vorrichtung (400) nach einem der vorhergehenden Ansprüche, wobei das zweite Halbleiterelement (200) eine applikationsspezifische integrierte Schaltung (ASIC) aufweist.
- Gestapelte Vorrichtung (400) mit integrierter Schaltung, wobei die Vorrichtung (400) Folgendes umfasst: ein erstes Halbleiterelement (100) mit einem ersten Zwischenverbindungselement (108) und einem leitfähigen Zapfen (110), der mit dem ersten Zwischenverbindungselement (108) verbunden ist; ein erstes Substrat (102) in dem ersten Halbleiterelement (100), wobei das erste Substrat einen Substratgraben (120) mit einer ersten Breite (w1) aufweist; ein zweites Halbleiterelement (200), das auf das erste Halbleiterelement (100) gebondet ist, wobei das zweite Halbleiterelement (200) ein zweites Zwischenverbindungselement (208) umfasst, und einen leitfähigen Zwischenverbindungsstecker (160), der zwischen das erste (108) und das zweite (208) Zwischenverbindungselement gekoppelt ist, wobei der leitfähige Zwischenverbindungsstecker (160) Folgendes umfasst: einen oberen Bereich (170), der mit dem leitfähigen Zapfen (110) in dem ersten Halbleiterelement (100) verbunden ist und der den Substratgraben (120) ausfüllt, und einen unteren Bereich (180), der zu dem zweiten Zwischenverbindungselement (208) in dem zweiten Halbleiterelement (200) verbindend ist; wobei die Breite (w1) des Substratgrabens (120) größer als die Breite (w2) des unteren Bereichs (180) des leitfähigen Zwischenverbindungsstecker (160) ist.
- Vorrichtung (400) nach
Anspruch 7 , welche weiter Folgendes umfasst: erste Zwischenebenendielektrikum-Schichten (107) in dem ersten Halbleiterelement (100), und zweite Zwischenebenendielektrikum-Schichten (207) in dem zweiten Halbleiterelement (200). - Vorrichtung (400) nach
Anspruch 8 , wobei der leitfähige Zwischenverbindungsstecker (160) durch die ersten Zwischenebenendielektrikum-Schichten (107) und einen Bereich der zweiten Zwischenebenendielektrikum-Schichten (207) hindurch gebildet ist. - Vorrichtung (400) nach
Anspruch 8 oder9 , wobei der leitfähige Zwischenverbindungsstecker (160) von dem leitfähigen Zapfen (110) durch die ersten Zwischenebenendielektrikum-Schichten (107) getrennt ist. - Vorrichtung (400) nach einem der
Ansprüche 7 bis10 , wobei das erste Halbleiterelement (100) einen Bildsensor aufweist. - Vorrichtung (400) nach einem der
Ansprüche 7 bis11 , wobei das zweite Halbleiterelement (200) eine applikationsspezifische integrierte Schaltung (ASIC) aufweist. - Verfahren, welches Folgendes umfasst: Bereitstellen eines ersten Halbleiterelements (100), wobei das erste Halbleiterelement (100) Folgendes aufweist: ein erstes Substrat (102), eine erste Zwischenebenendielektrikum-Schicht (107) über dem ersten Substrat (102), ein erstes Zwischenverbindungselement (108) in der ersten Zwischenebenendielektrikum-Schicht (107) und einen leitfähigen Zapfen (110) in der ersten Zwischenebenendielektrikum-Schicht (107), wobei der leitfähige Zapfen (110) mit dem ersten Substrat (102) und dem ersten Zwischenverbindungselement (108) verbunden ist, Bonden des ersten Halbleiterelements (100) auf ein zweites Halbleiterelement (200), wobei das zweite Halbleiterelement (200) Folgendes umfasst: ein zweites Substrat (202), eine zweite Zwischenebenendielektrikums-(ILD)-Schicht (207) über dem zweiten Substrat (202) und ein zweites Zwischenverbindungselement (208) in der zweiten Zwischenebenendielektrikum-Schicht (207), Bilden eines Substratgrabens (120) in dem ersten Substrat (102) zum Freilegen des leitfähigen Zapfens (110) und der ersten Zwischenebenendielektrikum-Schicht (107), wobei der Substratgraben (120) eine erste Breite (w1) aufweist, Abscheiden einer dielektrischen Isolationsschicht (130) über dem ersten Substrat (102) und Seitenwänden des Substratgrabens (120), Entfernen der dielektrischen Isolationsschicht (130) von einem Boden des Substratgrabens (120) zum Freilegen der ersten Zwischenebenendielektrikum-Schicht (107), Bilden einer Tiefverbindungsgraben-Strukturmaske (140) in dem Substratgraben (120), Ätzen der ersten Zwischenebenendielektrikum-Schicht (107) und eines Teils der zweiten Zwischenebenendielektrikum-Schicht (207) durch die Tiefverbindungsgraben-Strukturmaske (140) zum Bilden eines ersten Tiefverbindungsgrabens (150), der mit dem zweiten Zwischenverbindungselement (208) verbunden ist, wobei der erste Tiefverbindungsgraben (150) eine zweite Breite (w2) aufweist, die kleiner als die erste Breite (w1) des Substratgrabens (120) ist, Entfernen der Strukturmaske (140) zum Bilden eines zweiten Tiefverbindungsgrabens (155) mit dem Substratgraben (120) als einem oberen Bereich und dem ersten Tiefverbindungsgraben (150) als einem unteren Bereich, und Füllen des zweiten Tiefverbindungsgrabens (155) mit leitfähigem Material zum Bilden eines leitfähigen Zwischenverbindungssteckers (160) zum Koppeln des ersten (100) und des zweiten (200) Halbleiterelements.
- Verfahren nach
Anspruch 13 , wobei der Substratgraben (120) durch Lithografie und selektives Ätzen mit geeigneter Ätzselektivität gegenüber der ersten Zwischenebenendielektrikum-Schicht (107) gebildet wird. - Verfahren nach
Anspruch 14 , wobei die erste Zwischenebenendielektrikums-Schicht (107) als eine Ätzstoppschicht dient.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361794847P | 2013-03-15 | 2013-03-15 | |
US61/794,847 | 2013-03-15 | ||
US13/898,641 | 2013-05-21 | ||
US13/898,641 US9356066B2 (en) | 2013-03-15 | 2013-05-21 | Interconnect structure for stacked device and method |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102013106153A1 DE102013106153A1 (de) | 2014-09-18 |
DE102013106153B4 true DE102013106153B4 (de) | 2020-06-10 |
Family
ID=51418643
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102013106153.2A Active DE102013106153B4 (de) | 2013-03-15 | 2013-06-13 | Zwischenverbindungsstruktur für eine gestapelte Vorrichtung und Verfahren |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN104051329B (de) |
DE (1) | DE102013106153B4 (de) |
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CN104766828B (zh) * | 2015-03-31 | 2017-08-04 | 武汉新芯集成电路制造有限公司 | 晶圆三维集成的方法 |
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US10796954B2 (en) | 2018-06-28 | 2020-10-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for forming the same |
CN110660778B (zh) * | 2018-06-28 | 2021-09-14 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
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- 2013-09-10 CN CN201310410420.2A patent/CN104051329B/zh active Active
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Also Published As
Publication number | Publication date |
---|---|
DE102013106153A1 (de) | 2014-09-18 |
CN104051329A (zh) | 2014-09-17 |
CN104051329B (zh) | 2017-07-28 |
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Date | Code | Title | Description |
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R012 | Request for examination validly filed | ||
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R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |